KR100295917B1 - 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 - Google Patents
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Abstract
반도체 집적 회로 내의 소자 밀도 증가 및 소자 격리 특성을 개선하기 위한 트렌치를 단순한 공정에 의해 형성하기 위하여, 실리콘웨이퍼를 열산화하여 패드 산화막을 성장시키고, 그 상부에 질화막을 증착한 다음, 질화막과 패드 산화막을 패터닝한 후, 드러난 실리콘웨이퍼를 목표 두께만큼 식각하여 반도체 소자 분리 영역에 트렌치를 형성한다. 그리고, 실리콘웨이퍼 전면에 HDP 화학 기상 증착으로 NSG막을 증착하여 트렌치를 매입하고, 질화막을 버퍼층으로 NSG막을 HSS 화학 기계적 연마하여 평탄화하여 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 것으로, HDP 화학 기상 증착으로 막질이 치밀한 NSG막을 증착하여 트렌치를 매입하므로 종래의 치밀화 공정을 생략할 수 있으며, HSS 화학 기계적 연마 공정을 적용하므로 종래와 같은 리버스 모트 패턴 및 리버스 모트 식각 공정을 생략할 수 있어 트렌치 제조 공정을 단순화하여 공정 비용을 절감할 수 있을 뿐만 아니라 HDP 화학 기상 증착 공정을 적용함으로써 종래 상압 화학 기상 증착에서 단점으로 지적되는 박막 특성을 개선할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 집적회로 등의 반도체 소자를 제조하는 공정 중 실리콘웨이퍼에 각 반도체 소자를 전기적으로 격리하기 위한 트렌치를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열 산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리하다.
그러면, 이러한 반도체 소자 분리를 위한 트렌치를 제조하는 종래의 방법을 첨부된 도 1a 내지 도 1d를 참조하여 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 형성하고, 그 상부에 화학 기상 증착(chemical vapor deposition, CVD)에 의해 질화막(3)을 증착한다. 그리고, 질화막(3) 상부에 트렌치 식각을 위한 모트(moat) 패턴을 형성하고, 모트 패턴을 마스크로 드러난 질화막(3)과 패드 산화막(2)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(1)를 목표하는 두께만큼 식각하여 반도체 소자 분리 영역에 트렌치를 형성한다. 이후, 모트 패턴을 제거하고, 실리콘웨이퍼(1)를 퍼니스(furnace)에 장입하여 열산화시킨다. 그러면, 질화막(3)이 남아 있는 실리콘웨이퍼(1) 상부 표면에는 열산화막이 성장하지 못하며, 실리콘이 드러난 트렌치 내벽에서만 열산화막인 라이너(liner) 산화막(4)이 성장된다. 이때, 라이너 산화막(4)은 후속 트렌치 매입을 위해 증착되는 산화막에 대한 글루(glue)층 역할을 하여 산화막과 실리콘웨이퍼와의 접착을 양호하게 한다.
그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 TEOS(tetraethylorthosilicate)/O3(오존) 상압 화학 기상 증착(atmospheric pressure chemical vapor deposotion, APCVD) 방식을 도입하여 760Torr 공정 압력하에서 유기금속의 액체 소스 화학 물질인 TEOS와 오존의 열(thermal) 화학 기상 증착에 의해 산화막(5)을 두껍게 증착하여 트렌치를 매입한다. 그리고, 실리콘웨이퍼(1)를 퍼니스에 장입하여 질소 가스(N2) 분위기에서 1000℃ 정도의 온도로 40분 정도 어닐링하여 산화막(5)을 고밀도화(densify)시킴으로써 후속 공정을 위한 안정된 망상조직(network structure)을 형성하도록 하며, 평탄화 정도가 양호하도록 한다.
그 다음 도 1c에 도시한 바와 같이, 모트 패턴과 반대 형상의 리버스(reverse) 모트 패턴을 마스크로 산화막(5)을 패터닝(리버스 모트 패턴)하고, 후속 화학 기계적 연마(chemical mechanical polishing, CMP) 공정에서의 수율 및 균일성을 향상시키기 위하여 드러난 질화막(3)을 식각하여 질화막(3)의 두께가 1500Å 내지 1600Å 정도가 되도록 한 후, 리버스 모트 패턴을 제거한다. 그러면, 질화막(3) 상부의 산화막은 제거되며, 트렌치 영역에만 트렌치 매입 산화막 패턴이 형성된다.
그 다음 도 1d에 도시한 바와 같이, 질화막(3)을 버퍼층으로 하여 수용성 슬러리(slurry)를 이용한 화학 기계적 연마 공정에 의해 패터닝된 트렌치 매입 산화막(5)을 평탄화함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.
이와 같은 종래 반도체 소자 분리를 위한 얕은 트렌치 제조 방법에서 트렌치 매입을 위한 산화막의 증착 방식은 갈수록 엄격해지는 디자인 룰(design rule)에 따른 공정상의 마진(margin) 확보에 응용할 수 있는 범위가 제한되어 있다. 즉, 향후의 0.25㎛ 이하의 집적회로 기술에 있어서 요구되는 트렌치 프로파일(profile), 물리적 손상 또는 전기적인 손상 등을 고려하면 현재의 TEOS/O3상압 화학 기상 증착 방식은 안정적인 반도체 소자의 신뢰성을 얻는 데 제약이 많다.
또한, TEOS/O3상압 화학 기상 증착 장비는 정기적인 소모 부품의 교체 및 세정 등으로 인하여 제조 단가가 높으며, 부수적으로 TEOS/O3상압 화학 기상 증착 박막의 특성 유지를 위해 라니어 산화막 및 치밀화 공정이 필수적으로 수반되기 때문에 이를 뒷받침하는 공정 비용이 들게 된다.
그리고, TEOS/O3상압 화학 기상 증착 박막의 특성상, 트렌치 매입 능력은 우수하나 박막 표면에서의 심(seam) 발생, 불안정한 두께 균일성 및 파티클(particle), 불산(HF)에 대한 높은 식각율, 높은 수분 함량 및 수축율 등의 문제를 근본적으로 안고 있다.
그리고, 후속 리버스 모트 식각 공정 따른 공정상의 톤 옥사이드(torn oxide), 질화막의 잔류 문제 등이 빌생하며, 이를 줄이기 위해서는 엄격한 두께 균일성, 웨이퍼내 범위 등의 공정상의 관리가 필요하여 효율적인 공정 관리 능력을 저하시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 집적 회로 내의 소자 밀도 증가 및 소자 격리 특성을 개선하기 위한 트렌치를 단순한 공정에 의해 형성할 수 있도록 하며, 그 공정 비용을 절감할 수 있도록 하는 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 제공하는 데 있다.
도 1a 내지 도 1d는 종래의 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 2c는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘웨이퍼를 열산화하여 패드 산화막을 성장시키고, 그 상부에 질화막을 증착하는 단계와; 상기 질화막과 패드 산화막을 패터닝한 후, 드러난 실리콘웨이퍼를 목표 두께만큼 식각하여 반도체 소자 분리 영역에 트렌치를 형성하는 단계와; 상기 실리콘웨이퍼 전면에 HDP 화학 기상 증착으로 NSG막을 증착하여 상기 트렌치를 매입하는 단계와; 상기 질화막을 버퍼층으로 상기 NSG막을 HSS 화학 기계적 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 실리콘웨이퍼 전면에 HDP 화학 기상 증착으로 NSG막을 증착하여 상기 트렌치를 매입하는 단계에서, 상기 HDP 화학 기상 증착에서 상기 NSG막 증착 이전에 인 시투로 라이너 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 실리콘웨이퍼 전면에 HDP 화학 기상 증착으로 NSG막을 증착하여 상기 트렌치를 매입하는 단계 이전에, 상기 실리콘웨이퍼를 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 패드 산화막(12)을 형성하고, 그 상부에 화학 기상 증착으로 질화막(13)을 증착한다. 그리고, 질화막(13) 상부에 트렌치 식각을 위한 모트 패턴을 형성한 후, 모트 패턴을 마스크로 드러난 질화막(13)과 패드 산화막(12)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(11)를 목표하는 두께 만큼 식각하여 실리콘웨이퍼(11)의 반도체 소자 분리 영역에 트렌치를 형성한다. 이후, 모트 패턴을 제거하고, 실리콘웨이퍼(11)를 퍼니스에 장입하여 열산화시킨다. 그러면, 질화막(13)이 남아 있는 실리콘웨이퍼(11) 상부 표면에는 열산화막이 성장되지 못하며, 실리콘이 드러난 트렌치 내벽에만 열산화막인 라이너 산화막(14)이 성장된다. 이때, 라이너 산화막(14)은 후속 트렌치 매입을 위해 증착되는 산화막에 대한 글루층 역할을 하여 산화막과 실리콘웨이퍼와의 접착을 양호하게 한다.
그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11) 전면에 HDP(high density plasma) 화학 기상 증착으로 NSG(non-doped silicate glass)막을 증착하여 트렌치를 매입한다. 즉, 높은 주파수(high frequency)와 낮은 주파수(low frequency)의 RF(radio frequency) 전계 에너지 소스에 의해 얻어진 1E13 이온/cm3이하의 고밀도 플라즈마를 이용하여 인 시투(in-situ) 라이너 산화막(15)을 포함한 NSG막(16)을 증착하여 트렌치를 매입한다. 이때, NSG막은 높은 주파수 RF 전계 에너지에 의한 식각과 낮은 주파수 RF 전계 에너지에 의해 증착 동작을 반복하면서 증착된다.
이와 같이 트렌치를 매입하기 위하여 HDP 화학 기상 증착으로 막질이 치밀한 NSG막을 증착함으로써, 종래 상압 화학 기상 증착에 의한 공정에 비해 갈수록 엄격해지는 디자인 룰에 따른 공정상의 마진 확보 범위가 넓어진다. 즉, 향후의 0.25㎛ 이하의 집적 회로 기술에 있어서 요구되는 트렌치 프로파일, 물리적 손상 또는 전기적 손상 등에 대해서 안정적인 반도체 소자의 신뢰성을 얻을 수 있다. 또한, 종래의 TEOS/O3상압 화학 기상 증착 장비는 정기적인 소모 부품의 교체 및 세정 등으로 인하여 제조 단가가 높고 부수적으로 증착된 박막의 치밀화 공정이 수반되는 데, HDP 화학 기상 증착은 박막 자체가 치밀화되므로 이러한 공정을 수반하지 않으므로 공정 단가를 줄일 수 있다. 더구나, 박막 특성 측면에서 HDP 화학 기상 증착되는 NSG막은 심(seam)의 발생이 없으며, 두께 균일성, 불산에 의한 낮은 식각율, 낮은 수분 함유 및 낮은 수축율 등의 효과를 기대할 수 있다.
그 다음 도 2c에 도시한 바와 같이, 질화막(13)을 버퍼층으로 고선택비 수용성 슬러리를 채용한 HSS(high selectivity slurry) 화학 기계적 연마 공정으로 트렌치 매입된 NSG막(16)을 평탄화함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.
이와 같이 HSS 화학 기계적 연마 공정에 의해 NSG막을 평탄화함으로써, 반도체 소자 디자인 룰에 따른 공정상의 마진 응용 범위가 넓어진다. 즉, 종래 화학 기계적 연마 공정 이전에 진행됐던 리버스 모트 패턴 및 리버스 모트 식각 공정에 따른 공정상의 톤 옥사이드, 질화막 잔류 문제 등을 획기적으로 없앨 수 있어 안정적인 신뢰성을 확보할 수 있다. 또한, 고선택비 수용성 슬러리를 채택함에 따라 종래의 리버스 모트 패턴 및 리버스 모트 식각 공정을 생략할 수 있어 공정 단가가 줄어든다. 더구나, 종래에는 톤 옥사이드, 질화막 잔류 문제 등을 줄이기 위해 너무 엄격한 두께 균일성, 웨이퍼 내 범위 등의 공정상의 관리가 필요하여 효율적인 공정 관리 능력을 저하시켰지만, HSS 화학 기계적 연마 공정에서는 이러한 문제의 발생이 없으므로 트렌치 제조 공정의 마진을 넓힐 수 있다.
상기의 실시예에서는 인 시투 라이너 산화막을 포함한 NSG막을 증착하는 HDP 화학 기상 증착 이전에 실리콘웨이퍼를 열산화하여 트렌치 내벽에 라이너 산화막을 성장하였지만, 이와는 달리 HDP 화학 기상 증착되는 NSG막 자체가 치밀한 특성을 가지므로 실리콘웨이퍼의 열산화에 의한 라이너 산화막의 성장을 생략할 수도 있다. 또한, 이때 인 시투 라이너 산화막의 증착 공정도 생략하고 바로 HDP 화학 기상 증착에 의해 NSG막을 증착할 수도 있다.
이와 같이 본 발명은 HDP 화학 기상 증착으로 막질이 치밀한 NSG막을 증착하여 트렌치를 매입하므로 종래의 치밀화 공정을 생략할 수 있으며, HSS 화학 기계적 연마 공정을 적용하므로 종래와 같은 리버스 모트 패턴 및 리버스 모트 식각 공정을 생략할 수 있어 트렌치 제조 공정을 단순화하여 공정 비용을 절감할 수 있을 뿐만 아니라 HDP 화학 기상 증착 공정을 적용함으로써 종래 상압 화학 기상 증착에서 단점으로 지적되는 박막 특성을 개선할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (3)
- 실리콘웨이퍼를 열산화하여 패드 산화막을 성장시키고, 그 상부에 질화막을 증착하는 단계와;상기 질화막과 패드 산화막을 패터닝한 후, 드러난 실리콘웨이퍼를 목표 두께만큼 식각하여 반도체 소자 분리 영역에 트렌치를 형성하는 단계와;상기 실리콘웨이퍼 전면에 HDP 화학 기상 증착으로 NSG막을 증착하여 상기 트렌치를 매입하는 단계와;상기 질화막을 버퍼층으로 상기 NSG막을 HSS 화학 기계적 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- 제 1 항에 있어서, 상기 실리콘웨이퍼 전면에 HDP 화학 기상 증착으로 NSG막을 증착하여 상기 트렌치를 매입하는 단계는,상기 HDP 화학 기상 증착에서 상기 NSG막 증착 이전에 인 시투로 라이너 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 실리콘웨이퍼 전면에 HDP 화학 기상 증착으로 NSG막을 증착하여 상기 트렌치를 매입하는 단계 이전에,상기 실리콘웨이퍼를 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
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- 1999-06-08 KR KR1019990021195A patent/KR100295917B1/ko not_active IP Right Cessation
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Also Published As
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