KR100478500B1 - 반도체 소자 및 반도체 소자의 트렌치 형성 방법 - Google Patents

Abstract

반도체 소자의 트렌치를 형성하는 방법에 관한 것으로, 그 목적은 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 필드옥사이드를 형성하는 방법을 제공하는 것이다. 이를 위해 본 발명에서는, 반도체 기판의 전면 상에 실리콘질화막을 형성하는 단계; 실리콘질화막 및 목적하는 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치의 내벽에 실리콘질화막보다 얇은 두께를 가지는 라이너산화막을 형성하는 단계; 반도체 기판의 후면에 전자총을 이용하여 전자를 주사하는 단계; 라이너산화막 상에 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함하여 반도체 소자의 트렌치를 형성한다.

Description

반도체 소자 및 반도체 소자의 트렌치 형성 방법 {Semiconductor device and formation method of trench in the semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자에서 활성영역 간을 절연하는 필드영역으로서 형성된 트렌치의 내부를 보이드 없이 절연물질로 매립하는 방법에 관한 것이다.

반도체 소자의 격리구조로서 트렌치 격리구조 (STI : shallow trench isolation)가 많이 사용되고 있다. 트렌치 격리구조에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 충진시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한하기 때문에 반도체 소자의 미세화에 유리하다.

그러면 종래 트렌치 격리구조 제조 방법에 대해 간략히 설명한다. 도 1a 내지 1d는 종래 트렌치 격리구조 제조 방법을 도시한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1)의 전면 상에 패드산화막(2)을 200Å 정도 증착하고, 그 위에 실리콘질화막(3)을 2000Å 정도 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(4)을 형성한다.

다음, 도 1b에 도시된 바와 같이, 감광막 패턴(4)을 마스크로 하여 노출된 실리콘질화막(3), 패드산화막(2) 및 목적하는 소정깊이의 실리콘 기판(1)을 건식식각하여 실리콘 기판(1) 내에 트렌치(100)를 형성한 다음, 감광막 패턴(4)을 제거하고 세정공정을 수행한다.

형성되는 트렌치(100)의 측면과 바닥면이 만나는 모서리에서는 수직에 가까운 각이 발생하게 되는데, 이 각을 줄여서 모서리를 완만하게 만드는 것은 거의 불가능하다.

다음, 도 1c에 도시된 바와 같이, 트렌치(100)의 내벽에 열확산 공정에 의해 라이너산화막(5)을 형성한다.

이 때, 라이너산화막(5)은 통상적인 열확산 공정에 의해 트렌치의 실리콘 기판(1) 표면(도 1c에서 점선으로 도시)을 중심으로 하여 실리콘 기판(1)의 안쪽으로 약 60%의 두께로 형성되고, 실리콘 기판의 바깥쪽으로 약 40%의 두께로 형성된다.

라이너산화막(5) 형성을 위한 열확산 공정 중에 트렌치(100)의 측벽과 바닥면이 만나는 모서리 부분의 각이 작을수록 산소 분자들이 실리콘 기판 안으로 침투하기가 어려워지는데, 수직에 가까운 모서리 각을 가진 상태에서는 산소 분자들의 침투가 용이하지 않은 상태이다.

이 때 대부분의 공정들에서 전기적인 구동력 없이 고온에서 열만을 이용하여 증착하고 있기 때문에 실리콘 기판(1)의 전면은 전기적으로 중성을 띠고 있다.

이러한 상태에서, 도 1d에 도시된 바와 같이, 라이너산화막(5)을 포함하여 실리콘질화막(3)의 상부 전면에 트렌치(100)를 충분히 매립시키도록 필드옥사이드(6)를 두껍게 증착한다.

필드옥사이드(6)는 라이너산화막(5) 상부인 트렌치(100)의 내부에서나 실리콘질화막(3)에서 동일한 증착속도로 증착되어 도 1d의 점선으로 도시한 것과 같은 표면상태를 가지면서 연속적으로 증착된다.

이와 같이 필드옥사이드(6)의 표면상태가 어느 순간 채우기 어려운 형태를 이루게 되면 이 때부터 트렌치의 내부에서 필드옥사이드(6)가 채워지지 않은 부부은 보이드(200)로 남게 되는 문제점이 있었다.

이러한 보이드(200)가 심할 경우에는 이후 필드옥사이드(6)의 평탄화를 위한 화학기계적 연마시 그 보이드(200)가 노출되어 평탄화가 어려워지는 문제점이 있었다.

또한, 평탄화 후 보이드가 노출되어 있다가 후속 공정에서 전극 형성용으로 증착하는 폴리실리콘이 보이드로 들어가면 누설전류가 발생하여 소자의 오동작을 유발하고, 인접하는 소자가 서로 접합하여 단락되는 등 소자에 치명적인 악영향을 미치는 문제점이 있었다.

이러한 문제점들은 트렌치의 폭이 좁아지면서 더욱 심화된다.

트렌치의 내부를 보이드 없이 완전히 매립하기 위한 종래 기술로는 한국특허 제36355호가 있다. 이 특허에서는 질화막 라이너와 트렌치 사이에 확산 방지 절연막 및 열산화막의 복합막 구조를 제공하고, 이러한 복합막으로 질화막 라이너에 기인하는 트랜지스터 특성 열화를 최소화하였으나, 복합막 구조 형성을 위해 제조 공정이 복잡해지는 단점이 있다.

또 다른 종래 기술로는 한국특허 출원번호 제2003-1409호가 있다. 이 특허에서는 트렌치의 내벽에 형성한 제1라이너산화막을 습식식각으로 제거한 후 다시 제2라이너산화막을 열성장시킴으로써, 제2라이너산화막의 상부표면이 완만한 곡선모양의 모서리를 가지도록 하며, 그 위에 필드옥사이드를 형성하여 트렌치의 내부를 보이드 없이 완전히 매립하고자 한다.

그러나 이 방법 역시 라이너산화막을 습식식각하는 공정과 두 번 증착하는 공정이 필요하므로 제조 공정이 복잡한 단점이 있다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 필드옥사이드를 형성하는 방법을 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 반도체 기판의 후면에 전자총으로 전자를 주사하여 두께가 얇은 라이너산화막에 양의 전하를 많이 축전시키고 상대적으로 두께가 두꺼운 실리콘질화막에 양의 전하를 적게 축전시킨 상태에서 트렌치의 내부를 매립하는 절연막을 형성하는 것을 특징으로 한다.

즉, 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판의 전면 상에 실리콘질화막을 형성하는 단계; 실리콘질화막 및 목적하는 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치의 내벽에 실리콘질화막보다 얇은 두께를 가지는 라이너산화막을 형성하는 단계; 반도체 기판의 후면에 전자총(electron gun)을 이용하여 전자를 주사하는 단계; 라이너산화막 상에 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함하여 이루어진다.

이 때 실리콘질화막은 1000-3000Å의 두께로 형성하고, 라이너산화막은 열확산 공정에 의해 100-500Å의 두께로 형성하는 것이 바람직하다.

또한, 전자 주사 단계에서는 반도체 기판의 후면에 -2000V 내지 -1000V의 전압이 인가되도록 하는 것이 바람직하다.

절연막 형성 단계에서는, 실리콘질화막 및 트렌치의 내부를 포함한 상부 전면에 트렌치의 내부를 매립하도록 매립산화막을 형성한 후, 실리콘질화막이 노출될때까지 매립산화막을 화학기계적 연마하는 것이 바람직하다.

이 때 매립산화막은 상압화학기상증착(APCVD) 또는 반대기압화학기상증착(SACVD)을 이용하여 6000-12000Å의 두께로 형성하는 것이 바람직하다.

실리콘질화막 형성 단계 전에는 반도체 기판의 전면 상에 100-300Å 두께의 패드산화막을 형성할 수 있다.

이하, 본 발명에 따른 반도체 소자의 트렌치 형성 방법에 대해 도 2a 내지 도 2e를 참조하여 설명한다. 도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11)의 전면 상에 패드산화막(12)을 얇게 증착하고, 패드산화막(12) 위에 실리콘질화막(13)을 증착한 후, 실리콘질화막(13) 상에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(14)을 형성한다.

이 때, 패드산화막(12)은 실리콘질화막(13)과의 스트레스 차이를 완화하여 스트레스가 반도체 기판(11)에 그대로 전달되는 것을 억제하기 위해 선택적으로 증착하는 것으로서, 100-300Å 정도의 두께로 얇게 증착하는 것이 바람직하며, 일 예로서 200Å 두께로 증착할 수 있다.

실리콘질화막(13)은 산화막과의 선택비가 큰 재료이므로 후속공정인 필드옥사이드의 화학기계적 연마 공정에서 종료층 역할을 하며 보통 1000-3000Å 정도의 두께로 증착하는 것이 바람직하고, 일 예로서 2000Å 두께로 증착할 수 있다.

다음, 도 2b에 도시된 바와 같이, 감광막 패턴(14)을 마스크로 하여 노출된 실리콘질화막(13), 패드산화막(12) 및 목적하는 소정깊이의 반도체 기판(11)을 건식식각하여 트렌치(100)를 형성한 후, 감광막 패턴(15)을 제거하고 세정공정을 수행한다.

이 때, 실리콘질화막(13)과 반도체 기판(11)의 식각율이 서로 다르기 때문에 각각의 건식식각 시 공정조건을 달리 하며, 따라서 건식식각을 두 단계로 나누어 수행한다.

즉, 실리콘질화막(13)을 먼저 식각하여 제거한 후, 연속하여 다른 식각 공정조건으로 반도체 기판(11)을 소정깊이 제거한다. 이와 같이 실리콘질화막(13)의 식각과 반도체 기판(11)의 식각을 서로 다른 공정조건으로 연속적으로 수행하면 식각 공정 시간을 단축할 수 있다.

이러한 식각 공정에 의해 형성된 트렌치(100)는 측면 및 바닥면이 각각 직선면으로서 측면과 바닥면이 만나는 모서리가 각진 형태이며, 이 모서리를 완만한 형태로 만드는 것은 거의 불가능하다.

다음, 도 2c에 도시된 바와 같이, 트렌치(100)의 내벽에 열확산 공정에 의해 라이너산화막(15)을 형성한다.

이 때, 라이너산화막(15)은 통상적인 열확산 공정에 의해 트렌치의 반도체 기판(11) 표면(도 2c에서 점선으로 도시)을 중심으로 하여 반도체 기판(11)의 안쪽으로 약 60%의 두께로 형성되고, 반도체 기판(11)의 바깥쪽으로 약 40%의 두께로 형성된다.

이러한 라이너산화막(15)은 보통 100-500Å 정도의 두께로 증착하는 것이 바람직하고, 일 예로서 300Å 두께로 증착할 수 있다.

다음, 도 2d에 도시된 바와 같이, 전자총(20)을 이용하여 반도체 기판(11)의 후면에 전자를 주입한다. 이 때 전자 주입은 반도체 기판(11)의 후면에 -2000V 내지 -1000V 정도의 마이너스(-) 전압이 인가되는 정도로 하는 것이 바람직하다.

이와 같이 반도체 기판(11)의 후면에 마이너스 전압을 인가하면 상대적으로 반도체 기판(11)의 전면에는 플러스(+) 전하가 축전되는데, 이 때 두께가 얇은 라이너산화막(15)에 축전된 전하량이 상대적으로 두께가 두꺼운 실리콘질화막(13)에 축전된 전하량보다 더 많다.

이는 정전용량(C)가 유전체의 면적(A)에 비례하고 유전체의 두께(d)에 반비례한다는 다음의 수학식1에 의해 알 수 있다.

C = (A/d)×ε

수학식 1에서 ε은 유전체의 유전율을 의미하는데, 라이너산화막(15)의 유전율은 4.3 이고 실리콘질화막(13)의 유전율은 7.2 이다. 한편, 라이너산화막(15)의 두께는 대략 300Å 정도이고 실리콘질화막(13)의 두께는 대략 2000Å 정도이다.

따라서 얇은 라이너산화막(15)에 축전된 전하량이 두꺼운 실리콘질화막(13)에 축전된 전하량보다 훨씬 더 많은 것이다.

다음, 도 2e에 도시된 바와 같이, 라이너산화막(15)을 포함하여 실리콘질화막(13)의 상부 전면에 트렌치(100)를 충분히 매립시키도록 필드옥사이드(16)를 두껍게 증착한다.

필드옥사이드(16)는 상압화학기상증착(APCVD) 이나 반대기압화학기상증착(SACVD) 방법으로 형성하는데, 그 과정에서 증착을 위한 반응가스 입자들이 분해 및 생성의 단계를 거쳐 마이너스(-) 전하를 띠고 반도체 기판의 표면으로 와서 플러즈(+) 전하를 띠는 기판과 전기적, 화학적 결합하여 필드옥사이드(16)로 증착된다.

그런데, 라이너산화막(15)에는 실리콘질화막(13)에 비해 더욱 많은 양의 플러스(+) 전하가 축적되어 있는 상태이므로, 라이너산화막(15) 상부에서 필드옥사이드(16)의 증착이 더욱 활발하게 이루어지며 따라서 증착속도가 더 높다.

즉, 트렌치(100) 내부에서의 필드옥사이드(16) 증착속도가 실리콘질화막(13) 상부에서의 필드옥사이드(16) 증착속도 보다 더 빠르다. 결과적으로 필드옥사이드(16)는 보이드 없이 트렌치(100)의 내부를 완전히 매립할 수 있다.

이후에는 실리콘질화막(13)이 노출될 때까지 필드옥사이드(16)를 화학기계적 연마하여 평탄화시킴으로써, 트렌치 격리공정을 완료한다.

상술한 바와 같이, 본 발명에서는 반도체 기판의 후면에 전자총을 이용하여 전자를 주입함으로써 반도체 기판의 전면에 위치하는 라이너산화막 및 실리콘질화막에 플러스 전하량을 축전시키되, 두께가 얇은 라이너산화막에 보다 더 많은 양의 전하를 축전시키고 두께가 두꺼운 실리콘질화막에 보다 더 적은 양의 전하를 축전시킨 상태에서, 그 상부에 트렌치 매립용 필드옥사이드를 증착하기 때문에, 트렌치 내부에서의 필드옥사이드 증착속도가 실리콘질화막 상부에서의 필드옥사이드 증착속도에 비해 더 빠르며, 따라서 필드옥사이드가 트렌치의 내부를 보이드 없이 완전히 매립하는 효과가 있다.

따라서, 보이드 형성으로 인한 누설전류 또는 단락에 기인한 소자의 신뢰성 감소 요인의 발생을 방지하고, 소자의 수율이 향상되는 효과가 있다.

도 1a 내지 1d는 종래 반도체 소자의 트렌치 형성 방법을 도시한 단면도이고,

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.

Claims (8)

1. 반도체 기판의 전면 상에 패드 산화막과 실리콘질화막을 형성하는 단계;

   상기 실리콘질화막, 패드 산화막 및 목적하는 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치의 내벽에 상기 실리콘질화막보다 얇은 두께를 가지는 라이너산화막을 형성하는 단계;

   상기 반도체 기판의 후면에 전자를 주사하는 단계;

   상기 라이너산화막 상에 상기 트렌치의 내부를 매립하도록 절연막을 형성하는 단계

   를 포함하는 반도체 소자의 트렌치 형성 방법.
2. 제 1 항에 있어서, 상기 반도체 기판 후면에의 전자 주사는 전자총을 이용하는 반도체 소자의 트렌치 형성 방법.
3. 제 1 항에 있어서,

   상기 전자 주사 단계에서는 상기 반도체 기판의 후면에 -2000V 내지 -1000V의 전압이 인가되도록 상기 전자를 주사하는 반도체 소자의 트렌치 형성 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 절연막 형성 단계에서는, 상기 실리콘질화막 및 상기 트렌치의 내부를 포함한 상부 전면에 상기 트렌치의 내부를 매립하도록 매립산화막을 형성한 후, 상기 실리콘질화막이 노출될때까지 상기 매립산화막을 화학기계적 연마하는 반도체 소자의 트렌치 형성 방법.
5. 제 4 항에 있어서,

   상기 매립산화막은 상압화학기상증착(APCVD) 및 반대기압화학기상증착(SACVD) 중의 어느 한 방법으로 형성하는 반도체 소자의 트렌치 형성 방법.
6. 소정깊이의 트렌치를 가지는 반도체 기판;

   상기 트렌치를 제외한 상기 반도체 기판의 전면 상에 순차 형성된 패드 산화막과 실리콘질화막;

   상기 트렌치의 내벽에 형성되고 상기 실리콘질화막보다 얇은 두께를 가지는 라이너산화막; 및

   상기 라이너산화막 상에 형성되고 상기 트렌치의 내부를 매립하는 절연막

   를 포함하고,

   상기 절연막은 상기 반도체 기판 후면에의 전자 주사에 의해 상기 실리콘질화막에 축전된 전하량에 비해 상기 라이너산화막에 축전된 전하량이 더 많은 상태에서 증착되어 상기 트렌치의 내부를 완전히 매립하는 반도체 소자.
7. 제 6 항에 있어서, 상기 반도체 기판 후면에의 전자 주사는 전자총에 의해 이루어진 반도체 소자.
8. 제 6 항에 있어서, 상기 전자의 주사에 의해 상기 반도체 기판 후면에 -2000V 내지 -1000V의 전압이 인가된 반도체 소자.