JPH08204028A - ポリサイドゲート電極を有する半導体装置とその製造方法 - Google Patents
ポリサイドゲート電極を有する半導体装置とその製造方法Info
- Publication number
- JPH08204028A JPH08204028A JP7035970A JP3597095A JPH08204028A JP H08204028 A JPH08204028 A JP H08204028A JP 7035970 A JP7035970 A JP 7035970A JP 3597095 A JP3597095 A JP 3597095A JP H08204028 A JPH08204028 A JP H08204028A
- Authority
- JP
- Japan
- Prior art keywords
- type
- gate electrode
- film
- polysilicon
- polysilicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 レジストエッチバックという不安定な工程を
用いないで、安定した製造工程で製造することのできる
ようにし、ゲートの空乏化も抑える。 【構成】 ＮＭＯＳトランジスタ用の素子領域のゲート
酸化膜３上にはリンをその場ドープしたＮ型ポリシリコ
ン膜４と、その上のボロンをその場ドープしたポリシリ
コン膜にリン又は砒素をイオン注入することによりＮ型
に変換したＮ型ポリシリコン膜５ｎとからなるポリシリ
コン電極が形成され、ＰＭＯＳトランジスタ用の素子形
成領域には、ゲート酸化膜３上にボロンをその場ドープ
したＰ型ポリシリコン膜５によるポリシリコンゲート電
極が形成されている。ゲート電極のポリシリコン膜５，
５ｎ上には両ＭＯＳトランジスタのポリシリコンゲート
電極を接続するためにタングステンシリサイド膜７が堆
積され、パターン化されて両ポリシリコンゲート電極を
接続している。
用いないで、安定した製造工程で製造することのできる
ようにし、ゲートの空乏化も抑える。 【構成】 ＮＭＯＳトランジスタ用の素子領域のゲート
酸化膜３上にはリンをその場ドープしたＮ型ポリシリコ
ン膜４と、その上のボロンをその場ドープしたポリシリ
コン膜にリン又は砒素をイオン注入することによりＮ型
に変換したＮ型ポリシリコン膜５ｎとからなるポリシリ
コン電極が形成され、ＰＭＯＳトランジスタ用の素子形
成領域には、ゲート酸化膜３上にボロンをその場ドープ
したＰ型ポリシリコン膜５によるポリシリコンゲート電
極が形成されている。ゲート電極のポリシリコン膜５，
５ｎ上には両ＭＯＳトランジスタのポリシリコンゲート
電極を接続するためにタングステンシリサイド膜７が堆
積され、パターン化されて両ポリシリコンゲート電極を
接続している。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置でそ
のゲート電極として下層がポリシリコン膜で上層が高融
点金属シリサイド層となっているポリサイド構造のゲー
ト電極を有する半導体装置とその製造方法に関し、特に
Ｐチャネルトランジスタではそのポリシリコン電極がＰ
型であり、Ｎチャネルトランジスタではそのポリシリコ
ン電極がＮ型となっている、いわゆるデュアルタイプポ
リサイド構造のゲート電極を有する半導体装置とその製
造方法に関するものである。
のゲート電極として下層がポリシリコン膜で上層が高融
点金属シリサイド層となっているポリサイド構造のゲー
ト電極を有する半導体装置とその製造方法に関し、特に
Ｐチャネルトランジスタではそのポリシリコン電極がＰ
型であり、Ｎチャネルトランジスタではそのポリシリコ
ン電極がＮ型となっている、いわゆるデュアルタイプポ
リサイド構造のゲート電極を有する半導体装置とその製
造方法に関するものである。
【０００２】
【従来の技術】ハーフミクロン以下と称される微細な半
導体集積回路装置では、ＣＭＯＳデバイスを構成する
際、ＰＭＯＳトランジスタのゲート電極をＰ型、ＮＭＯ
Ｓトランジスタのゲート電極をＮ型とするデュアルタイ
プのゲート電極構造が有効な技術である。それは、ＮＭ
ＯＳトランジスタもＰＭＯＳトランジスタもともにＮ型
ゲート電極を用いたＣＭＯＳデバイスでは、ＮＭＯＳト
ランジスタは表面チャネル型であるがＰＭＯＳトランジ
スタが埋込みチャネル型になるのに対し、デュアルタイ
プのゲート電極ではＰＭＯＳトランジスタもＮＭＯＳト
ランジスタもともに表面チャネル型となるために、短チ
ャネル効果に強くなるからである。
導体集積回路装置では、ＣＭＯＳデバイスを構成する
際、ＰＭＯＳトランジスタのゲート電極をＰ型、ＮＭＯ
Ｓトランジスタのゲート電極をＮ型とするデュアルタイ
プのゲート電極構造が有効な技術である。それは、ＮＭ
ＯＳトランジスタもＰＭＯＳトランジスタもともにＮ型
ゲート電極を用いたＣＭＯＳデバイスでは、ＮＭＯＳト
ランジスタは表面チャネル型であるがＰＭＯＳトランジ
スタが埋込みチャネル型になるのに対し、デュアルタイ
プのゲート電極ではＰＭＯＳトランジスタもＮＭＯＳト
ランジスタもともに表面チャネル型となるために、短チ
ャネル効果に強くなるからである。
【０００３】このようなデュアルタイプのゲート電極を
もつ半導体装置で、ゲート電極をＮ型とＰ型に作り分け
る方法として、ゲート酸化膜上に不純物がドープされて
いないポリシリコン膜を堆積し、Ｎチャネルトランジス
タ領域にはＮ型不純物を拡散させ、ＰＭＯＳトランジス
タ領域にはボロンをイオン注入する方法が報告されてい
る（特開平３−３２０５６号公報、特開平４−９２４１
６号公報参照）。また、他の方法としては、ゲート酸化
膜上に堆積時にＰ型不純物がその場（in-situ）ドープ
されたＰ型ポリシリコン膜を堆積し、ＮＭＯＳトランジ
スタ領域にのみその後Ｎ型不純物を拡散させる方法が報
告されている（特開平５−１３６９７号公報参照）。
もつ半導体装置で、ゲート電極をＮ型とＰ型に作り分け
る方法として、ゲート酸化膜上に不純物がドープされて
いないポリシリコン膜を堆積し、Ｎチャネルトランジス
タ領域にはＮ型不純物を拡散させ、ＰＭＯＳトランジス
タ領域にはボロンをイオン注入する方法が報告されてい
る（特開平３−３２０５６号公報、特開平４−９２４１
６号公報参照）。また、他の方法としては、ゲート酸化
膜上に堆積時にＰ型不純物がその場（in-situ）ドープ
されたＰ型ポリシリコン膜を堆積し、ＮＭＯＳトランジ
スタ領域にのみその後Ｎ型不純物を拡散させる方法が報
告されている（特開平５−１３６９７号公報参照）。
【０００４】これらの方法のうち、Ｐ型ポリシリコンゲ
ート中のボロンはゲート酸化膜を通して基板へ突き抜け
やすく、ＰＭＯＳトランジスタのしきい値電圧を不安定
にする。また、ＰＭＯＳトランジスタのポリシリコン電
極をＰ型にするためにイオン注入によりボロンを注入す
る方法では、ボロンがゲート酸化膜を通して基板へ突き
抜けるのを抑えながらゲート酸化膜界面付近まで高濃度
にボロンをドープするのは困難であり、ゲートの空乏化
の問題が生じる。
ート中のボロンはゲート酸化膜を通して基板へ突き抜け
やすく、ＰＭＯＳトランジスタのしきい値電圧を不安定
にする。また、ＰＭＯＳトランジスタのポリシリコン電
極をＰ型にするためにイオン注入によりボロンを注入す
る方法では、ボロンがゲート酸化膜を通して基板へ突き
抜けるのを抑えながらゲート酸化膜界面付近まで高濃度
にボロンをドープするのは困難であり、ゲートの空乏化
の問題が生じる。
【０００５】そこで、このような問題を解決する方法と
してＰ型ポリシリコンゲートとＮ型ポリシリコンゲート
として、ともにその場ドープにより不純物を導入したポ
リシリコン膜を用いる方法が提案されている（電子情報
通信学会技術報告ＳＤＭ９３−８８，Ｐ．６７〜７５
（１９９３）参照）。その提案された方法では、ゲート
酸化膜上にリンをその場ドープしたポリシリコン膜を堆
積し、ＰＭＯＳトランジスタ領域のポリシリコン膜を除
去し、ＰＭＯＳトランジスタ領域のゲート酸化膜をいっ
たん除去し、再び新しいゲート酸化膜を形成した後、全
面にボロンをその場ドープしたポリシリコン膜を堆積す
る。そしてリンドープされたポリシリコン膜上に堆積し
たボロンドープされたポリシリコン膜を除去するため
に、全面をレジストで被い、リンドープされたポリシリ
コン膜上のボロンドープされたポリシリコン膜表面が露
出するまでレジストエッチバックを行なう。そしてその
残ったレジストをマスクとしてリンドープされたポリシ
リコン膜表面の酸化膜をストッパとしてボロンドープさ
れたポリシリコン膜をエッチング除去する。
してＰ型ポリシリコンゲートとＮ型ポリシリコンゲート
として、ともにその場ドープにより不純物を導入したポ
リシリコン膜を用いる方法が提案されている（電子情報
通信学会技術報告ＳＤＭ９３−８８，Ｐ．６７〜７５
（１９９３）参照）。その提案された方法では、ゲート
酸化膜上にリンをその場ドープしたポリシリコン膜を堆
積し、ＰＭＯＳトランジスタ領域のポリシリコン膜を除
去し、ＰＭＯＳトランジスタ領域のゲート酸化膜をいっ
たん除去し、再び新しいゲート酸化膜を形成した後、全
面にボロンをその場ドープしたポリシリコン膜を堆積す
る。そしてリンドープされたポリシリコン膜上に堆積し
たボロンドープされたポリシリコン膜を除去するため
に、全面をレジストで被い、リンドープされたポリシリ
コン膜上のボロンドープされたポリシリコン膜表面が露
出するまでレジストエッチバックを行なう。そしてその
残ったレジストをマスクとしてリンドープされたポリシ
リコン膜表面の酸化膜をストッパとしてボロンドープさ
れたポリシリコン膜をエッチング除去する。
【０００６】このように、不純物がその場ドープされた
ポリシリコン膜を用いることにより、不純物は堆積直後
においてもゲート酸化膜界面付近まで高濃度にドープさ
れているので、その後極力低いプロセス温度で不純物を
活性化することができ、ボロンが酸化膜を通して基板へ
突き抜けるのを抑えやすくなる。
ポリシリコン膜を用いることにより、不純物は堆積直後
においてもゲート酸化膜界面付近まで高濃度にドープさ
れているので、その後極力低いプロセス温度で不純物を
活性化することができ、ボロンが酸化膜を通して基板へ
突き抜けるのを抑えやすくなる。
【０００７】
【発明が解決しようとする課題】上記のＮ型ポリシリコ
ンゲート電極もＰ型ポリシリコンゲート電極もともに不
純物がその場ドープされたポリシリコン膜により形成す
る方法では、ボロンの基板への突き抜けを抑制できる効
果はあるものの、そのプロセスにはレジストエッチバッ
クという不安定な工程を含んでいる。そこで、本発明は
レジストエッチバックという不安定な工程を用いない
で、安定した製造工程で製造することのできる、ゲート
の空乏化を抑えたデュアルタイプのゲート電極構造をも
つ半導体装置とその製造方法を提供することを目的とす
るものである。
ンゲート電極もＰ型ポリシリコンゲート電極もともに不
純物がその場ドープされたポリシリコン膜により形成す
る方法では、ボロンの基板への突き抜けを抑制できる効
果はあるものの、そのプロセスにはレジストエッチバッ
クという不安定な工程を含んでいる。そこで、本発明は
レジストエッチバックという不安定な工程を用いない
で、安定した製造工程で製造することのできる、ゲート
の空乏化を抑えたデュアルタイプのゲート電極構造をも
つ半導体装置とその製造方法を提供することを目的とす
るものである。
【０００８】
【課題を解決するための手段】本発明の第１の態様の半
導体装置は、Ｎチャネルトランジスタのゲート電極にゲ
ート酸化膜直上の堆積時にＮ型不純物をその場ドープし
たＮ型ポリシリコン膜及びその上の堆積時にＰ型不純物
をその場ドープしたポリシリコン膜にＮ型不純物を導入
してＮ型としたＮ型ポリシリコン膜とからなるポリシリ
コン電極を含み、Ｐチャネルトランジスタのゲート電極
にゲート酸化膜直上の前記堆積時にＰ型不純物をその場
ドープしたＰ型ポリシリコン膜からなるポリシリコン電
極を含み、それらのポリシリコン電極間がその上部にお
いて金属又は金属シリサイドにより接続されている。
導体装置は、Ｎチャネルトランジスタのゲート電極にゲ
ート酸化膜直上の堆積時にＮ型不純物をその場ドープし
たＮ型ポリシリコン膜及びその上の堆積時にＰ型不純物
をその場ドープしたポリシリコン膜にＮ型不純物を導入
してＮ型としたＮ型ポリシリコン膜とからなるポリシリ
コン電極を含み、Ｐチャネルトランジスタのゲート電極
にゲート酸化膜直上の前記堆積時にＰ型不純物をその場
ドープしたＰ型ポリシリコン膜からなるポリシリコン電
極を含み、それらのポリシリコン電極間がその上部にお
いて金属又は金属シリサイドにより接続されている。
【０００９】Ｎチャネルトランジスタのゲート電極にお
けるその場ドープしたＮ型ポリシリコン膜の膜厚は、そ
の上に形成された堆積時にＰ型不純物をその場ドープし
たポリシリコン膜にＮ型不純物を導入してＮ型としたポ
リシリコン膜の膜厚よりも薄くなっていることが好まし
い。
けるその場ドープしたＮ型ポリシリコン膜の膜厚は、そ
の上に形成された堆積時にＰ型不純物をその場ドープし
たポリシリコン膜にＮ型不純物を導入してＮ型としたポ
リシリコン膜の膜厚よりも薄くなっていることが好まし
い。
【００１０】上記の半導体装置を製造する方法は以下の
工程（Ａ）から（Ｆ）を含んでゲート電極を形成する。
（Ａ）ゲート酸化膜を形成した後、堆積時にＮ型不純物
をその場ドープしたＮ型ポリシリコン膜を堆積する工
程、（Ｂ）そのＮ型ポリシリコン膜のうち、少なくとも
Ｎチャネルトランジスタのゲート電極となる部分を残
し、Ｐチャネルトランジスタのゲート電極となる部分を
除去する工程、（Ｃ）堆積時にＰ型不純物をその場ドー
プしたＰ型ポリシリコン膜を堆積する工程、（Ｄ）その
Ｐ型ポリシリコン膜に、少なくともＰチャネルトランジ
スタのゲート電極となる部分を除いて、Ｎチャネルトラ
ンジスタのゲート電極となる部分にＮ型不純物を導入す
る工程、（Ｅ）Ｎチャネルトランジスタ及びＰチャネル
トランジスタの領域において、ポリシリコン膜をゲート
電極形状にパターン化する工程、（Ｆ）Ｎチャネルトラ
ンジスタ及びＰチャネルトランジスタのポリシリコンゲ
ート電極上に高融点金属又は高融点金属シリサイド層を
形成して両チャネルのトランジスタのポリシリコンゲー
ト電極を接続する工程。本発明の第２の態様は上記の半
導体装置及びその製造方法の導電型を逆にしたものであ
る。
工程（Ａ）から（Ｆ）を含んでゲート電極を形成する。
（Ａ）ゲート酸化膜を形成した後、堆積時にＮ型不純物
をその場ドープしたＮ型ポリシリコン膜を堆積する工
程、（Ｂ）そのＮ型ポリシリコン膜のうち、少なくとも
Ｎチャネルトランジスタのゲート電極となる部分を残
し、Ｐチャネルトランジスタのゲート電極となる部分を
除去する工程、（Ｃ）堆積時にＰ型不純物をその場ドー
プしたＰ型ポリシリコン膜を堆積する工程、（Ｄ）その
Ｐ型ポリシリコン膜に、少なくともＰチャネルトランジ
スタのゲート電極となる部分を除いて、Ｎチャネルトラ
ンジスタのゲート電極となる部分にＮ型不純物を導入す
る工程、（Ｅ）Ｎチャネルトランジスタ及びＰチャネル
トランジスタの領域において、ポリシリコン膜をゲート
電極形状にパターン化する工程、（Ｆ）Ｎチャネルトラ
ンジスタ及びＰチャネルトランジスタのポリシリコンゲ
ート電極上に高融点金属又は高融点金属シリサイド層を
形成して両チャネルのトランジスタのポリシリコンゲー
ト電極を接続する工程。本発明の第２の態様は上記の半
導体装置及びその製造方法の導電型を逆にしたものであ
る。
【００１１】本発明の第３の態様の半導体装置は、Ｎチ
ャネルトランジスタのゲート電極にゲート酸化膜直上の
堆積時にＮ型不純物をその場ドープしたＮ型ポリシリコ
ン膜と、その上の堆積時には特に不純物をドープしない
ポリシリコン膜にＮ型不純物を導入してＮ型としたＮ型
ポリシリコン膜とからなるポリシリコン電極を含み、Ｐ
チャネルトランジスタのゲート電極にゲート酸化膜直上
の堆積時にＰ型不純物をその場ドープしたＰ型ポリシリ
コン膜と、その上の堆積時には特に不純物をドープしな
いポリシリコン膜にＰ型不純物を導入してＰ型としたＰ
型ポリシリコン膜とからなるポリシリコン電極を含み、
それらのポリシリコン電極はその上部において金属又は
金属シリサイドにより接続されている。
ャネルトランジスタのゲート電極にゲート酸化膜直上の
堆積時にＮ型不純物をその場ドープしたＮ型ポリシリコ
ン膜と、その上の堆積時には特に不純物をドープしない
ポリシリコン膜にＮ型不純物を導入してＮ型としたＮ型
ポリシリコン膜とからなるポリシリコン電極を含み、Ｐ
チャネルトランジスタのゲート電極にゲート酸化膜直上
の堆積時にＰ型不純物をその場ドープしたＰ型ポリシリ
コン膜と、その上の堆積時には特に不純物をドープしな
いポリシリコン膜にＰ型不純物を導入してＰ型としたＰ
型ポリシリコン膜とからなるポリシリコン電極を含み、
それらのポリシリコン電極はその上部において金属又は
金属シリサイドにより接続されている。
【００１２】Ｎチャネルトランジスタにおいては堆積時
にその場ドープしたＮ型ポリシリコン膜の膜厚はその上
の後でＮ型不純物を導入したＮ型ポリシリコン膜の膜厚
よりも薄く、Ｐチャネルトランジスタにおいては堆積時
にその場ドープしたＰ型ポリシリコン膜の膜厚はその上
の後でＰ型不純物を導入したＰ型ポリシリコン膜の膜厚
よりも薄くなっていることが好ましい。
にその場ドープしたＮ型ポリシリコン膜の膜厚はその上
の後でＮ型不純物を導入したＮ型ポリシリコン膜の膜厚
よりも薄く、Ｐチャネルトランジスタにおいては堆積時
にその場ドープしたＰ型ポリシリコン膜の膜厚はその上
の後でＰ型不純物を導入したＰ型ポリシリコン膜の膜厚
よりも薄くなっていることが好ましい。
【００１３】第３の態様の半導体装置を製造する方法
は、以下の工程（Ａ）から（Ｇ）を含んでゲート電極を
形成する。（Ａ）ゲート酸化膜を形成する工程、（Ｂ）
堆積時にＰ型不純物をその場ドープしたＰ型ポリシリコ
ン膜を堆積し、そのＰ型ポリシリコン膜のうち、少なく
ともＰチャネルトランジスタのゲート電極となる部分を
残し、Ｎチャネルトランジスタのゲート電極となる部分
を除去する工程、（Ｃ）工程（Ｂ）の前又は後で、堆積
時にＮ型不純物をその場ドープしたＮ型ポリシリコン膜
を堆積し、そのＮ型ポリシリコン膜のうち、少なくとも
Ｎチャネルトランジスタのゲート電極となる部分を残
し、Ｐチャネルトランジスタのゲート電極となる部分を
除去する工程、（Ｄ）工程（Ｂ）及び（Ｃ）の後で、特
に不純物をドープしていないポリシリコン膜を堆積する
工程、（Ｅ）不純物をドープしていないポリシリコン膜
のうち、Ｐチャネルトランジスタのゲート電極となる部
分にはＰ型不純物を、Ｎチャネルトランジスタのゲート
電極となる部分にはＮ型不純物をそれぞれ導入する工
程、（Ｆ）Ｎチャネルトランジスタ及びＰチャネルトラ
ンジスタの領域において、ポリシリコン膜をゲート電極
形状にパターン化する工程、（Ｇ）Ｎチャネルトランジ
スタ及びＰチャネルトランジスタのポリシリコンゲート
電極上に高融点金属又は高融点金属シリサイド層を形成
して両チャネルのトランジスタのポリシリコンゲート電
極を接続する工程。
は、以下の工程（Ａ）から（Ｇ）を含んでゲート電極を
形成する。（Ａ）ゲート酸化膜を形成する工程、（Ｂ）
堆積時にＰ型不純物をその場ドープしたＰ型ポリシリコ
ン膜を堆積し、そのＰ型ポリシリコン膜のうち、少なく
ともＰチャネルトランジスタのゲート電極となる部分を
残し、Ｎチャネルトランジスタのゲート電極となる部分
を除去する工程、（Ｃ）工程（Ｂ）の前又は後で、堆積
時にＮ型不純物をその場ドープしたＮ型ポリシリコン膜
を堆積し、そのＮ型ポリシリコン膜のうち、少なくとも
Ｎチャネルトランジスタのゲート電極となる部分を残
し、Ｐチャネルトランジスタのゲート電極となる部分を
除去する工程、（Ｄ）工程（Ｂ）及び（Ｃ）の後で、特
に不純物をドープしていないポリシリコン膜を堆積する
工程、（Ｅ）不純物をドープしていないポリシリコン膜
のうち、Ｐチャネルトランジスタのゲート電極となる部
分にはＰ型不純物を、Ｎチャネルトランジスタのゲート
電極となる部分にはＮ型不純物をそれぞれ導入する工
程、（Ｆ）Ｎチャネルトランジスタ及びＰチャネルトラ
ンジスタの領域において、ポリシリコン膜をゲート電極
形状にパターン化する工程、（Ｇ）Ｎチャネルトランジ
スタ及びＰチャネルトランジスタのポリシリコンゲート
電極上に高融点金属又は高融点金属シリサイド層を形成
して両チャネルのトランジスタのポリシリコンゲート電
極を接続する工程。
【００１４】
【作用】ＰＭＯＳトランジスタでもＮＭＯＳトランジス
タでも、ゲート酸化膜直上にはそのＭＯＳトランジスタ
に対応した不純物を堆積時にその場ドープしたポリシリ
コン膜が形成されているので、ゲートの空乏化を抑える
ことができる。
タでも、ゲート酸化膜直上にはそのＭＯＳトランジスタ
に対応した不純物を堆積時にその場ドープしたポリシリ
コン膜が形成されているので、ゲートの空乏化を抑える
ことができる。
【００１５】製造方法においては不安定なレジストエッ
チバック工程は用いていない。請求項２，５，８におい
ては、ゲート酸化膜直上に形成されて不純物がその場ド
ープされたポリシリコン膜の膜厚をその上に形成された
ポリシリコン膜の膜厚よりも薄くしているのは、段差を
小さくするためである。これにより、ゲート酸化膜直上
のその場ドープされたポリシリコン膜上のポリシリコン
膜や、さらにその上に形成された金属膜又は金属シリサ
イド膜が段切れを起こすのを防いでいる。
チバック工程は用いていない。請求項２，５，８におい
ては、ゲート酸化膜直上に形成されて不純物がその場ド
ープされたポリシリコン膜の膜厚をその上に形成された
ポリシリコン膜の膜厚よりも薄くしているのは、段差を
小さくするためである。これにより、ゲート酸化膜直上
のその場ドープされたポリシリコン膜上のポリシリコン
膜や、さらにその上に形成された金属膜又は金属シリサ
イド膜が段切れを起こすのを防いでいる。
【００１６】
【実施例】図１（Ａ）は請求項１，２に対応した実施例
を表している。Ｐ型シリコン基板１のＮＭＯＳトランジ
スタ形成領域にはＮウエル１ａが形成されている。素子
分離用のフィールド酸化膜２で分離された素子領域には
膜厚が約７０Åのゲート酸化膜３が形成されている。Ｎ
ＭＯＳトランジスタ用の素子領域のゲート酸化膜３上に
はリンをその場ドープしたリン濃度が約３×１０20／ｃ
ｍ3で膜厚が約５００ÅのＮ型ポリシリコン膜４と、そ
の上のボロンをその場ドープしたポリシリコン膜にリン
又は砒素をイオン注入することによりＮ型に変換した膜
厚が約１０００ÅのＮ型ポリシリコン膜５ｎとからなる
ポリシリコン電極が形成されている。
を表している。Ｐ型シリコン基板１のＮＭＯＳトランジ
スタ形成領域にはＮウエル１ａが形成されている。素子
分離用のフィールド酸化膜２で分離された素子領域には
膜厚が約７０Åのゲート酸化膜３が形成されている。Ｎ
ＭＯＳトランジスタ用の素子領域のゲート酸化膜３上に
はリンをその場ドープしたリン濃度が約３×１０20／ｃ
ｍ3で膜厚が約５００ÅのＮ型ポリシリコン膜４と、そ
の上のボロンをその場ドープしたポリシリコン膜にリン
又は砒素をイオン注入することによりＮ型に変換した膜
厚が約１０００ÅのＮ型ポリシリコン膜５ｎとからなる
ポリシリコン電極が形成されている。
【００１７】一方、ＰＭＯＳトランジスタ用の素子形成
領域には、ゲート酸化膜３上にボロンをその場ドープし
たボロン濃度が約１×１０20／ｃｍ3で膜厚が約１００
０ÅのＰ型ポリシリコン膜５によるポリシリコンゲート
電極が形成されている。ゲート電極のポリシリコン膜
５，５ｎ上には両ＭＯＳトランジスタのポリシリコンゲ
ート電極を接続するためにタングステンシリサイド膜７
が約１０００Åの膜厚に堆積され、パターン化されて両
ポリシリコンゲート電極を接続している。
領域には、ゲート酸化膜３上にボロンをその場ドープし
たボロン濃度が約１×１０20／ｃｍ3で膜厚が約１００
０ÅのＰ型ポリシリコン膜５によるポリシリコンゲート
電極が形成されている。ゲート電極のポリシリコン膜
５，５ｎ上には両ＭＯＳトランジスタのポリシリコンゲ
ート電極を接続するためにタングステンシリサイド膜７
が約１０００Åの膜厚に堆積され、パターン化されて両
ポリシリコンゲート電極を接続している。
【００１８】請求項４，５に対応した実施例は図示され
ていないが、図１の実施例でＮ型とＰ型を入れ替えたも
のが請求項４，５の実施例に相当する。
ていないが、図１の実施例でＮ型とＰ型を入れ替えたも
のが請求項４，５の実施例に相当する。
【００１９】図１（Ｂ）は請求項８，９に対応する実施
例を表わしたものである。Ｐ型シリコン基板１１のＮＭ
ＯＳトランジスタ形成領域にはＮウエル１１ａが形成さ
れている。素子分離用のフィールド酸化膜１２で分離さ
れた素子領域には膜厚が約７０Åのゲート酸化膜１３が
形成されている。ＮＭＯＳトランジスタ用の素子領域の
ゲート酸化膜１３上にはリンをその場ドープしたリン濃
度が約３×１０20／ｃｍ3で膜厚が約５００ÅのＮ型ポ
リシリコン膜１４と、その上の不純物をドープしないポ
リシリコン膜にリン又は砒素をイオン注入することによ
りＮ型とした膜厚が約１０００ÅのＮ型ポリシリコン膜
１６ｎによるゲート電極が形成されている。
例を表わしたものである。Ｐ型シリコン基板１１のＮＭ
ＯＳトランジスタ形成領域にはＮウエル１１ａが形成さ
れている。素子分離用のフィールド酸化膜１２で分離さ
れた素子領域には膜厚が約７０Åのゲート酸化膜１３が
形成されている。ＮＭＯＳトランジスタ用の素子領域の
ゲート酸化膜１３上にはリンをその場ドープしたリン濃
度が約３×１０20／ｃｍ3で膜厚が約５００ÅのＮ型ポ
リシリコン膜１４と、その上の不純物をドープしないポ
リシリコン膜にリン又は砒素をイオン注入することによ
りＮ型とした膜厚が約１０００ÅのＮ型ポリシリコン膜
１６ｎによるゲート電極が形成されている。
【００２０】一方、ＰＭＯＳトランジスタ用の素子形成
領域には、ゲート酸化膜１３上にボロンをその場ドープ
したボロン濃度が約１×１０20／ｃｍ3で膜厚が約５０
０ÅのＰ型ポリシリコン膜１５と、その上の不純物をド
ープしないポリシリコン膜にボロンをイオン注入するこ
とによりＰ型とした膜厚が約１０００ÅのＰ型ポリシリ
コン膜１６ｐによるゲート電極が形成されている。ゲー
ト電極のポリシリコン膜１６ｎ，１６ｐ上には両ＭＯＳ
トランジスタのポリシリコンゲート電極を接続するため
にタングステンシリサイド膜１９が約１０００Åの膜厚
に堆積され、パターン化されて両ポリシリコンゲート電
極を接続している。
領域には、ゲート酸化膜１３上にボロンをその場ドープ
したボロン濃度が約１×１０20／ｃｍ3で膜厚が約５０
０ÅのＰ型ポリシリコン膜１５と、その上の不純物をド
ープしないポリシリコン膜にボロンをイオン注入するこ
とによりＰ型とした膜厚が約１０００ÅのＰ型ポリシリ
コン膜１６ｐによるゲート電極が形成されている。ゲー
ト電極のポリシリコン膜１６ｎ，１６ｐ上には両ＭＯＳ
トランジスタのポリシリコンゲート電極を接続するため
にタングステンシリサイド膜１９が約１０００Åの膜厚
に堆積され、パターン化されて両ポリシリコンゲート電
極を接続している。
【００２１】図２により請求項３に対応する製造方法の
実施例を説明する。 （Ａ）Ｐ型シリコン基板１の表面に素子分離用のフィー
ルド酸化膜２を形成した後、ＰＭＯＳトランジスタ形成
領域の基板にＮウエル１ａを形成する。その後、フィー
ルド酸化膜２で分離された素子形成領域の基板表面に膜
厚が約７０Åのゲート酸化膜３を形成する。その後、リ
ンをその場ドープした濃度が約３×１０20／ｃｍ3で膜
厚が約５００Åのポリシリコン膜４をＣＶＤ法により全
面に堆積する。
実施例を説明する。 （Ａ）Ｐ型シリコン基板１の表面に素子分離用のフィー
ルド酸化膜２を形成した後、ＰＭＯＳトランジスタ形成
領域の基板にＮウエル１ａを形成する。その後、フィー
ルド酸化膜２で分離された素子形成領域の基板表面に膜
厚が約７０Åのゲート酸化膜３を形成する。その後、リ
ンをその場ドープした濃度が約３×１０20／ｃｍ3で膜
厚が約５００Åのポリシリコン膜４をＣＶＤ法により全
面に堆積する。
【００２２】（Ｂ）ポリシリコン膜４をフォトリソグラ
フィーとエッチングによりパターン化し、ＮＭＯＳトラ
ンジスタ領域にゲート電極形状に残す。 （Ｃ）ボロンをその場ドープしたボロン濃度が約１×１
０20／ｃｍ3で膜厚が約１０００ÅのＰ型ポリシリコン
膜５をＣＶＤ法により全面に堆積する。
フィーとエッチングによりパターン化し、ＮＭＯＳトラ
ンジスタ領域にゲート電極形状に残す。 （Ｃ）ボロンをその場ドープしたボロン濃度が約１×１
０20／ｃｍ3で膜厚が約１０００ÅのＰ型ポリシリコン
膜５をＣＶＤ法により全面に堆積する。
【００２３】（Ｄ）フォトリソグラフィーによりＰＭＯ
Ｓトランジスタ領域をレジスト６で被い、ＮＭＯＳトラ
ンジスタ領域のポリシリコン膜５にＮ型不純物であるリ
ン又は砒素をエネルギー約３０ＫｅＶ、ドーズ量約５×
１０15／ｃｍ2でイオン注入してＮ型ポリシリコン膜５
ｎに変える。このＮ型不純物の注入量はＰ型ポリシリコ
ン膜５をＮ型に変えるのに必要な注入量である。
Ｓトランジスタ領域をレジスト６で被い、ＮＭＯＳトラ
ンジスタ領域のポリシリコン膜５にＮ型不純物であるリ
ン又は砒素をエネルギー約３０ＫｅＶ、ドーズ量約５×
１０15／ｃｍ2でイオン注入してＮ型ポリシリコン膜５
ｎに変える。このＮ型不純物の注入量はＰ型ポリシリコ
ン膜５をＮ型に変えるのに必要な注入量である。
【００２４】（Ｅ）全面にタングステンシリサイド膜７
をＣＶＤ法により約１０００Åの厚さに堆積し、両ＭＯ
Ｓトランジスタのポリシリコン膜を接続する。その後、
フォトリソグラフィーとエッチングによりタングステン
シリサイド膜７とポリシリコン膜５，５ｎをゲート電極
形状にパターン化する。
をＣＶＤ法により約１０００Åの厚さに堆積し、両ＭＯ
Ｓトランジスタのポリシリコン膜を接続する。その後、
フォトリソグラフィーとエッチングによりタングステン
シリサイド膜７とポリシリコン膜５，５ｎをゲート電極
形状にパターン化する。
【００２５】請求項６の製造方法に対応する実施例は、
図２の製造方法でＮ型とＰ型を入れ替えたものである。
図２の製造方法でＮ型とＰ型を入れ替えたものである。
【００２６】図３により請求項９の製造方法に対応した
実施例を説明する。 （Ａ）Ｐ型シリコン基板１１に素子分離用フィールド酸
化膜１２を形成し、ＰＭＯＳトランジスタ形成領域には
Ｎウエル１１ａを形成する。その後素子形成領域の基板
表面に膜厚が約７０Åのゲート酸化膜３を形成する。そ
の後、リンをその場ドープした濃度が約３×１０20／ｃ
ｍ3で膜厚が約５００Åのポリシリコン膜１４をＣＶＤ
法により全面に堆積する。その後、フォトリソグラフィ
ーとエッチングによりポリシリコン膜１４をパターン化
し、ＮＭＯＳトランジスタ領域にゲート電極形状に残
す。
実施例を説明する。 （Ａ）Ｐ型シリコン基板１１に素子分離用フィールド酸
化膜１２を形成し、ＰＭＯＳトランジスタ形成領域には
Ｎウエル１１ａを形成する。その後素子形成領域の基板
表面に膜厚が約７０Åのゲート酸化膜３を形成する。そ
の後、リンをその場ドープした濃度が約３×１０20／ｃ
ｍ3で膜厚が約５００Åのポリシリコン膜１４をＣＶＤ
法により全面に堆積する。その後、フォトリソグラフィ
ーとエッチングによりポリシリコン膜１４をパターン化
し、ＮＭＯＳトランジスタ領域にゲート電極形状に残
す。
【００２７】（Ｂ）ボロンをその場ドープした濃度が約
１×１０20／ｃｍ3で膜厚が約５００Åのポリシリコン
膜１５をＣＶＤ法により全面に堆積する。その後、フォ
トリソグラフィーとエッチングによりポリシリコン膜１
５をパターン化し、ＰＭＯＳトランジスタ領域にゲート
電極形状に残す。
１×１０20／ｃｍ3で膜厚が約５００Åのポリシリコン
膜１５をＣＶＤ法により全面に堆積する。その後、フォ
トリソグラフィーとエッチングによりポリシリコン膜１
５をパターン化し、ＰＭＯＳトランジスタ領域にゲート
電極形状に残す。
【００２８】（Ｃ）不純物をドープしない膜厚が約１０
００Åのポリシリコン膜１６をＣＶＤ法により全面に堆
積する。 （Ｄ）フォトリソグラフィーによりＰＭＯＳトランジス
タ領域をレジスト１７で被い、それをマスクとしてＮＭ
ＯＳトランジスタ領域のポリシリコン膜１６にＮ型不純
物であるリン又は砒素をエネルギー約３０ＫｅＶ、ドー
ズ量約５×１０15／ｃｍ2でイオン注入してＮ型ポリシ
リコン膜１６ｎに変える。
００Åのポリシリコン膜１６をＣＶＤ法により全面に堆
積する。 （Ｄ）フォトリソグラフィーによりＰＭＯＳトランジス
タ領域をレジスト１７で被い、それをマスクとしてＮＭ
ＯＳトランジスタ領域のポリシリコン膜１６にＮ型不純
物であるリン又は砒素をエネルギー約３０ＫｅＶ、ドー
ズ量約５×１０15／ｃｍ2でイオン注入してＮ型ポリシ
リコン膜１６ｎに変える。
【００２９】（Ｅ）レジスト１７を除去した後、フォト
リソグラフィーによりＮＭＯＳトランジスタ領域をレジ
スト１８で被い、それをマスクとしてＰＭＯＳトランジ
スタ領域のポリシリコン膜１６にＰ型不純物であるボロ
ンをエネルギー約１０ＫｅＶ、ドーズ量約５×１０15／
ｃｍ2でイオン注入してＰ型ポリシリコン膜１６ｐに変
える。
リソグラフィーによりＮＭＯＳトランジスタ領域をレジ
スト１８で被い、それをマスクとしてＰＭＯＳトランジ
スタ領域のポリシリコン膜１６にＰ型不純物であるボロ
ンをエネルギー約１０ＫｅＶ、ドーズ量約５×１０15／
ｃｍ2でイオン注入してＰ型ポリシリコン膜１６ｐに変
える。
【００３０】（Ｆ）レジスト１８を除去した後、ポリシ
リコン膜１６ｎ，１６ｐ上に膜厚が約１０００Åのタン
グステンシリサイド膜１９をＣＶＤ法により堆積し、両
導電型のポリシリコン膜１６ｎ，１６ｐを接続する。そ
の後、フォトリソグラフィーとエッチングによりタング
ステンシリサイド膜１９、ポリシリコン膜１６ｎ，１６
ｐをパターン化してゲート電極とする。実施例ではＮウ
エルＣＭＯＳを例示しているが、ＰウエルＣＭＯＳであ
ってもよく、両トランジスタ領域にウエルが形成された
ものであってもよい。
リコン膜１６ｎ，１６ｐ上に膜厚が約１０００Åのタン
グステンシリサイド膜１９をＣＶＤ法により堆積し、両
導電型のポリシリコン膜１６ｎ，１６ｐを接続する。そ
の後、フォトリソグラフィーとエッチングによりタング
ステンシリサイド膜１９、ポリシリコン膜１６ｎ，１６
ｐをパターン化してゲート電極とする。実施例ではＮウ
エルＣＭＯＳを例示しているが、ＰウエルＣＭＯＳであ
ってもよく、両トランジスタ領域にウエルが形成された
ものであってもよい。
【００３１】
【発明の効果】本発明ではレジストエッチバックという
不安定な製造工程を用いないで、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタのゲート酸化膜直上にその場ド
ープにより不純物を導入したポリシリコン膜ゲート電極
を形成することができ、ゲートの空乏化を抑えることが
できる。また、その場ドープのポリシリコン膜を用いる
ことにより、低いプロセス温度で不純物を活性化するこ
とができるので、ボロンがゲート酸化膜を通って基板に
突き抜けるのを抑えるのが容易になる。請求項７〜９の
本発明ではシリコンゲート膜の導電型を逆転する不純物
導入が不要になり、特にイオン注入で不純物を導入する
場合に有効である。
不安定な製造工程を用いないで、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタのゲート酸化膜直上にその場ド
ープにより不純物を導入したポリシリコン膜ゲート電極
を形成することができ、ゲートの空乏化を抑えることが
できる。また、その場ドープのポリシリコン膜を用いる
ことにより、低いプロセス温度で不純物を活性化するこ
とができるので、ボロンがゲート酸化膜を通って基板に
突き抜けるのを抑えるのが容易になる。請求項７〜９の
本発明ではシリコンゲート膜の導電型を逆転する不純物
導入が不要になり、特にイオン注入で不純物を導入する
場合に有効である。
【図１】（Ａ）と（Ｂ）はそれぞれ実施例を示す断面図
である。
である。
【図２】請求項３に対応した製造方法の実施例を示す工
程断面図である。
程断面図である。
【図３】請求項９に対応した製造方法の実施例を示す工
程断面図である。
程断面図である。
１，１１ Ｐ型シリコン基板 １ａ，１１ａ Ｎウエル ３，１３ ゲート酸化膜 ４，１４ 不純物がその場ドープされたＮ型ポリシ
リコン膜 ５，１５ 不純物がその場ドープされたＰ型ポリシ
リコン膜 ５ｎ 不純物がその場ドープされたＰ型ポリシ
リコン膜にＮ型不純物をドープしたＮ型ポリシリコン膜 ７，１９ タングステンシリサイド膜 １６ 不純物がドープされていないポリシリコ
ン膜 １６ｎ Ｎ型ポリシリコン膜 １６ｐ Ｐ型ポリシリコン膜
リコン膜 ５，１５ 不純物がその場ドープされたＰ型ポリシ
リコン膜 ５ｎ 不純物がその場ドープされたＰ型ポリシ
リコン膜にＮ型不純物をドープしたＮ型ポリシリコン膜 ７，１９ タングステンシリサイド膜 １６ 不純物がドープされていないポリシリコ
ン膜 １６ｎ Ｎ型ポリシリコン膜 １６ｐ Ｐ型ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 (72)発明者 木村 祐一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (9)
- 【請求項１】 Ｎチャネルトランジスタのゲート電極に
ゲート酸化膜直上の堆積時にＮ型不純物をその場ドープ
したＮ型ポリシリコン膜及びその上の堆積時にＰ型不純
物をその場ドープしたポリシリコン膜にＮ型不純物を導
入してＮ型としたＮ型ポリシリコン膜とからなるポリシ
リコン電極を含み、Ｐチャネルトランジスタのゲート電
極にゲート酸化膜直上の前記堆積時にＰ型不純物をその
場ドープしたＰ型ポリシリコン膜からなるポリシリコン
電極を含み、それらのポリシリコン電極間がその上部に
おいて金属又は金属シリサイドにより接続されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記Ｎチャネルトランジスタのゲート電
極におけるその場ドープしたＮ型ポリシリコン膜の膜厚
は、その上に形成された堆積時にＰ型不純物をその場ド
ープしたポリシリコン膜にＮ型不純物を導入してＮ型と
したポリシリコン膜の膜厚よりも薄い請求項１に記載の
半導体装置。 - 【請求項３】 以下の工程（Ａ）から（Ｆ）を含んでゲ
ート電極を形成することを特徴とする半導体装置の製造
方法。 （Ａ）ゲート酸化膜を形成した後、堆積時にＮ型不純物
をその場ドープしたＮ型ポリシリコン膜を堆積する工
程、（Ｂ）前記Ｎ型ポリシリコン膜のうち、少なくとも
Ｎチャネルトランジスタのゲート電極となる部分を残
し、Ｐチャネルトランジスタのゲート電極となる部分を
除去する工程、（Ｃ）堆積時にＰ型不純物をその場ドー
プしたＰ型ポリシリコン膜を堆積する工程、（Ｄ）前記
Ｐ型ポリシリコン膜に、少なくともＰチャネルトランジ
スタのゲート電極となる部分を除いて、Ｎチャネルトラ
ンジスタのゲート電極となる部分にＮ型不純物を導入す
る工程、（Ｅ）Ｎチャネルトランジスタ及びＰチャネル
トランジスタの領域において、ポリシリコン膜をゲート
電極形状にパターン化する工程、（Ｆ）Ｎチャネルトラ
ンジスタ及びＰチャネルトランジスタのポリシリコンゲ
ート電極上に高融点金属又は高融点金属シリサイド層を
形成して両チャネルのトランジスタのポリシリコンゲー
ト電極を接続する工程。 - 【請求項４】 Ｐチャネルトランジスタのゲート電極に
ゲート酸化膜直上の堆積時にＰ型不純物をその場ドープ
したＰ型ポリシリコン膜及びその上の堆積時にＮ型不純
物をその場ドープしたポリシリコン膜にＰ型不純物を導
入してＰ型としたＰ型ポリシリコン膜とからなるポリシ
リコン電極を含み、Ｎチャネルトランジスタのゲート電
極にゲート酸化膜直上の前記堆積時にＮ型不純物をその
場ドープしたＮ型ポリシリコン膜からなるポリシリコン
電極を含み、それらのポリシリコン電極間がその上部に
おいて金属又は金属シリサイドにより接続されているこ
とを特徴とする半導体装置。 - 【請求項５】 前記Ｐチャネルトランジスタのゲート電
極におけるその場ドープしたＰ型ポリシリコン膜の膜厚
は、その上に形成された堆積時にＮ型不純物をその場ド
ープしたポリシリコン膜にＰ型不純物を導入してＰ型と
したポリシリコン膜の膜厚よりも薄い請求項４に記載の
半導体装置。 - 【請求項６】 以下の工程（Ａ）から（Ｆ）を含んでゲ
ート電極を形成することを特徴とする半導体装置の製造
方法。 （Ａ）ゲート酸化膜を形成した後、堆積時にＰ型不純物
をその場ドープしたＰ型ポリシリコン膜を堆積する工
程、（Ｂ）前記Ｐ型ポリシリコン膜のうち、少なくとも
Ｐチャネルトランジスタのゲート電極となる部分を残
し、Ｎチャネルトランジスタのゲート電極となる部分を
除去する工程、（Ｃ）堆積時にＮ型不純物をその場ドー
プしたＮ型ポリシリコン膜を堆積する工程、（Ｄ）前記
Ｎ型ポリシリコン膜に、少なくともＮチャネルトランジ
スタのゲート電極となる部分を除いて、Ｐチャネルトラ
ンジスタのゲート電極となる部分にＰ型不純物を導入す
る工程、（Ｅ）Ｐチャネルトランジスタ及びＮチャネル
トランジスタの領域において、ポリシリコン膜をゲート
電極形状にパターン化する工程、（Ｆ）Ｐチャネルトラ
ンジスタ及びＮチャネルトランジスタのポリシリコンゲ
ート電極上に高融点金属又は高融点金属シリサイド層を
形成して両チャネルのトランジスタのポリシリコンゲー
ト電極を接続する工程。 - 【請求項７】 Ｎチャネルトランジスタのゲート電極に
ゲート酸化膜直上の堆積時にＮ型不純物をその場ドープ
したＮ型ポリシリコン膜と、その上の堆積時には特に不
純物をドープしないポリシリコン膜にＮ型不純物を導入
してＮ型としたＮ型ポリシリコン膜とからなるポリシリ
コン電極を含み、Ｐチャネルトランジスタのゲート電極
にゲート酸化膜直上の堆積時にＰ型不純物をその場ドー
プしたＰ型ポリシリコン膜と、その上の堆積時には特に
不純物をドープしないポリシリコン膜にＰ型不純物を導
入してＰ型としたＰ型ポリシリコン膜とからなるポリシ
リコン電極を含み、それらのポリシリコン電極はその上
部において金属又は金属シリサイドにより接続されてい
ることを特徴とする半導体装置。 - 【請求項８】 Ｎチャネルトランジスタにおいては堆積
時にその場ドープしたＮ型ポリシリコン膜の膜厚はその
上の後でＮ型不純物を導入したＮ型ポリシリコン膜の膜
厚よりも薄く、Ｐチャネルトランジスタにおいては堆積
時にその場ドープしたＰ型ポリシリコン膜の膜厚はその
上の後でＰ型不純物を導入したＰ型ポリシリコン膜の膜
厚よりも薄い請求項７に記載の半導体装置。 - 【請求項９】 以下の工程（Ａ）から（Ｇ）を含んでゲ
ート電極を形成することを特徴とする半導体装置の製造
方法。 （Ａ）ゲート酸化膜を形成する工程、（Ｂ）堆積時にＰ
型不純物をその場ドープしたＰ型ポリシリコン膜を堆積
し、そのＰ型ポリシリコン膜のうち、少なくともＰチャ
ネルトランジスタのゲート電極となる部分を残し、Ｎチ
ャネルトランジスタのゲート電極となる部分を除去する
工程、（Ｃ）前記工程（Ｂ）の前又は後で、堆積時にＮ
型不純物をその場ドープしたＮ型ポリシリコン膜を堆積
し、そのＮ型ポリシリコン膜のうち、少なくともＮチャ
ネルトランジスタのゲート電極となる部分を残し、Ｐチ
ャネルトランジスタのゲート電極となる部分を除去する
工程、（Ｄ）前記工程（Ｂ）及び（Ｃ）の後で、特に不
純物をドープしていないポリシリコン膜を堆積する工
程、（Ｅ）不純物をドープしていない前記ポリシリコン
膜のうち、Ｐチャネルトランジスタのゲート電極となる
部分にはＰ型不純物を、Ｎチャネルトランジスタのゲー
ト電極となる部分にはＮ型不純物をそれぞれ導入する工
程、（Ｆ）Ｎチャネルトランジスタ及びＰチャネルトラ
ンジスタの領域において、ポリシリコン膜をゲート電極
形状にパターン化する工程、（Ｇ）Ｎチャネルトランジ
スタ及びＰチャネルトランジスタのポリシリコンゲート
電極上に高融点金属又は高融点金属シリサイド層を形成
して両チャネルのトランジスタのポリシリコンゲート電
極を接続する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035970A JPH08204028A (ja) | 1995-01-30 | 1995-01-30 | ポリサイドゲート電極を有する半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035970A JPH08204028A (ja) | 1995-01-30 | 1995-01-30 | ポリサイドゲート電極を有する半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204028A true JPH08204028A (ja) | 1996-08-09 |
Family
ID=12456789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7035970A Pending JPH08204028A (ja) | 1995-01-30 | 1995-01-30 | ポリサイドゲート電極を有する半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
-
1995
- 1995-01-30 JP JP7035970A patent/JPH08204028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
| US5516711A (en) | Method for forming LDD CMOS with oblique implantation | |
| JP2663402B2 (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| US20020086491A1 (en) | Semiconductor device having a metal gate with a work function compatible with a semiconductor device | |
| US20040061150A1 (en) | CMOS of semiconductor device and method for manufacturing the same | |
| US20070184572A1 (en) | Semiconductive device fabricated using a raised layer to silicide the gate | |
| JP2002289700A (ja) | 半導体素子のデュアルゲート製造方法 | |
| JP2000077613A (ja) | 半導体装置の製造方法 | |
| US6593631B2 (en) | Method of fabricating semiconductor device | |
| US5571753A (en) | Method for forming a wiring conductor in semiconductor device | |
| JP3114654B2 (ja) | 半導体装置の製造方法 | |
| US6489210B1 (en) | Method for forming dual gate in DRAM embedded with a logic circuit | |
| KR20020037942A (ko) | 반도체 소자의 게이트 제조방법 | |
| JPH08204028A (ja) | ポリサイドゲート電極を有する半導体装置とその製造方法 | |
| KR20010066327A (ko) | 듀얼 게이트전극 제조방법 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0837239A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JP2919690B2 (ja) | 半導体装置の製造方法 | |
| JP2886186B2 (ja) | 半導体装置 | |
| US5850360A (en) | High-voltage N-channel MOS transistor and associated manufacturing process | |
| KR100224586B1 (ko) | 씨모스 트랜지스터 형성방법 | |
| JPH07297397A (ja) | 半導体装置の製造方法 | |
| JPH07161826A (ja) | 半導体装置の製造方法 | |
| JPH02174236A (ja) | 半導体装置の製造方法 |