KR100298566B1 - 반도체장치및그테스트방법 - Google Patents

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Abstract

본 발명의 반도체 장치는 금속막의 형성 직후 및 금속막을 패터닝하기 이전에 기판을 파괴하지 않고 테스트된다.
상기 목적을 달성하기 위해, 먼저 기판이 제품 영역과 테스트 패턴 영역으로 분할된다. 다음에, 절연막이 상기 기판 상에 형성된다. 그 후에, 개구가 절연막 내부와, 제품 영역 및 테스트 패턴 영역 상에 형성된다. 이어서, 금속막이 개구 내부와 절연막 상에 형성된다. 최종적으로, 상기 금속막이 패터닝되어 배선 패턴이 형성된다.
상기 환경 하에서, 테스트 패턴 영역에 위치하는 개구 내 금속막의 형성 상태가 테스트된다. 특히, 보이드(void)의 존재여부가 검사된다. 상기 테스트 결과에 따라, 제품 영역에 있는 개수 내 금속막의 형성 상태가 평가된다.

Description

반도체 장치 및 그 테스트 방법
본 발명은 반도체 장치와 그 반도체 장치를 테스트하는 방법에 관한 것으로, 특히, 계층 절연막에 형성된 개구내 금속막의 형성 상태를 검사하는 방법 및 이 방법에 따라 제조된 반도체 장치에 관한 것이다.
최근에, 접촉홀, 관통홀 및 바이어 홀(via hole)과 같은 개구의 직경은 반도체 장치의 고집적도로 감소되었다. 그 개구는 계층 절연막에 일반적으로 형성된다. 그러한 경우에 있어서, 그 개구의 깊이를 직경으로 나누어 얻어지는 종횡비는 개구의 깊이가 거의 일정하게 유지되기 때문에 증가되었다. 따라서, 그 개구는 종래의 스퍼터링 방법으로 형성한 알루미늄 막과 같은 금속막으로 충분히 피복되지 못하였다. 결과적으로, 접속 저항은 크게 되고, 또한, 종종 분리 현상(disconnection)을 일으킨다.
그러한 문제를 해소하기 위하여, 화학 증기 증착 방법(CVD)을 통해 개구를 텅스텐으로 채우는 방법이 제안되었다. 그러나, 이 방법에 따르면 제조 시간이 길어지고, 제조 비용은 증가되었다. 그 이유는 상기 방법이 여러 제조 단계로 이루어지기 때문이다.
따라서, 미심사된 일본 특허 공보 제 H4-65831 호 및 제 H1-76736 호에 기재되어 있는 것처럼, 열 처리를 통해 알루미늄을 다시 흐르게 하는 처리(reflow; 이하 "리플로우"라 함)에 의해 개구에 알루미늄을 충전하는 방법이 제안되었다. 그러나, 이 방법에 따르면, 알루미늄이 개구에 충분히 충전(充塡)되지 않아 개구 내에 빈 공간(void; 이하 "보이드"라함)이 종종 발생한다. 이 경우에 있어서, 보이드는 리플로우 처리 이후에 알루미늄 막에 남아 있는 공간을 의미한다. 보이드는 접속 저항을 증가시키고, 종종 분리 현상을 일으킨다. 또한, 개구에 충전된 알루미늄막내에 보이드가 존재하는 경우에, 이 보이드가 알루미늄 막 내측에 남아 있기 때문에, 광학 마이크로스코프에 의해 기판의 외측으로부터 보이드가 직접 검출될 수 없다. 따라서, 기판을 벽개(劈開)하거나 절단하고, 전자주사현미경(SEM)으로 알루미늄 막 내측의 보이드를 검출한다.
그러나, 이 방법은 결과로서 얻은 제품이 파괴되어야 하기 때문에 실제 제품에 직접 적용될 수 없다. 따라서, 모니터를 위한 부가의 기판이 제품 기판 옆에 준비된다. 그러한 별도의 기판은 그 비어 있는 상태를 검출하기 위해 벽개된다. 그러나, 이 방법은 별도의 기판을 제조하기 위해 별도의 비용을 필요로 한다. 또한, 개구에 충전된 알루미늄 막의 형성 상태는 생산된 제품 기판과 모니터링 또는 별도의 기판 사이에 서로 다르다. 결과적으로, 생성된 제품 기판 자체는 모니터링 기판이 체크되더라도 정확하게 테스트될 수 없다.
따라서, 동일한 기판 상에 제품 영역과 함께 테스트 패턴 영역을 배열하여 알루미늄 막의 형성 상태를 체크하는 방법이 제안되었다. 예를 들어, 테스트 패턴 영역은 개구를 직렬로 접속하는 테스트 패턴을 갖는다. 이러한 환경에서, 알루미늄 배선 패턴이 형성된 후, 직렬 저항을 측정하여 개구 내 알루미늄 막의 형성 상태를 검사한다. 즉, 개구 내에 충전된 알루미늄 막내에 보이드가 존재하는지 여부는 직렬 저항을 측정하여 검사한다. 개구 내 알루미늄 막의 형성 상태를 기판을 파괴하지 않고 상기 방법으로 테스트할 수 있지만, 그 테스트는 알루미늄 배선 패턴의 완료 이후에 실행되어야 한다. 다시 말해, 상기 테스트는 알루미늄 배선 패턴이 완성되기 이전에 상기 방법으로 실행될 수 없다. 결과적으로, 보이드를 검출하기 위해 긴 시간이 소요된다. 따라서, 보이드가 존재하는 다수의 결함이 있는 제품이 보이드가 검출되기 이전에 제조된다. 이는 제조 비용을 증가시킨다.
알루미늄 배선 패턴이 완성되기 이전에 보이드를 검출하기 위해 다른 테스트 방법이 제시되었다. 이 방법에 있어서는 동일한 기판 상에 제품 영역과 테스트 패턴이 나란히 배치된다. 이 경우에 있어서, 제품 영역 내의 알루미늄 막이 에칭되어 알루미늄 배선 패턴을 형성할 때 테스트 패턴 영역의 개구내 알루미늄 막이 에칭되어 보이드를 검출한다. 이 경우에, 상기 보이드는 SEM에 의해 검출된다. 그러나 상기 방법에 있어서, 보이드를 검출하기 위해 테스트 패턴 영역 또한 에칭되어야 한다. 즉 테스트 패턴 영역이 파괴되어야 한다. 또한, 상기 방법에 있어서, 이 테스트는 알루미늄 배선 패턴을 형성하기 위해 알루미늄 막의 에칭이 완료되기 이전에 실행될 수 없다. 결과적으로, 보이드의 검출에 비교적 긴 시간이 필요하다. 따라서, 보이드를 갖는 다수의 결함이 있는 제품이 보이드의 검출 이전에 제조된다. 이는 제조 비용을 증가시킨다.
본 발명의 목적은 금속막이 형성된 직후 기판을 파괴하지 않고 반도체 장치를 테스트할 수 있는 테스트 방법 및 이 방법에 따른 반도체 장치를 제공하는 것이다.
본 발명에 따라, 먼저 기판이 제품 영역과 테스트 패턴 영역으로 분할된다. 다음에, 상기 기판 상에 절연막이 형성된다. 그 후에, 개구가 절연막 내부와 제품 영역 및 테스트 패턴 영역 상에 형성된다. 다음에, 개구 내부와 절연막 상에 금속막이 형성된다. 최종적으로, 그 금속막이 패터닝되어 배선 패턴이 형성된다.
이러한 환경에서, 테스트 패턴 영역에 있는 개구 내 금속막의 형성 상태가 테스트된다. 특히, 보이드의 존재 또는 부재가 검사된다. 그 테스트 결과에 따라, 제품 영역의 개구 내 금속막의 형성 상태가 평가된다.
상기 경우에 있어서, 금속막의 형성 이후 및 금속막의 패터닝 이전에, 기판의 파괴 없이 테스트가 실행된다.
제1a도 내지 제1c도는 반도체 장치를 테스트하는 종래의 방법을 도시한 도면.
제2a도 내지 제2d도는 본 발명의 제 1 실시예에 따라 반도체 장치를 테스트하는 방법을 도시한 도면.
제3도는 기판 상에 형성된 테스트 패턴의 평면도.
제4도는 시트 저항을 측정하는 방법을 도시한 흐름도.
제5도는 에디 전류 방법(eddy current method)에 의해 시트 저항을 측정하는 방법을 도시한 도면.
제6a 및 6b도는 본 발명의 제 2 실시예에 따라 반도체 장치를 테스트하는 방법을 도시한 도면.
제7도는 본 발명의 제 3 실시예에 따라 반도체 장치를 테스트하는 방법을 도시한 도면.
제8a 및 8b도는 러더퍼드 백 스캐터링 분광계(Rutherford back scattering spectrometry)를 통해 얻어진 스펙트럼을 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 실리콘 산화막
3 : 개구(opening) 4 : 알루미늄 합금막
5 : 보이드(void) A : 제품 영역(product region)
B : 테스트 패턴 영역
먼저, 본 발명의 보다 양호한 이를 위해 반도체 장치를 테스트하는 종래의 방법을 도 1을 참조하여 설명한다. 이 테스트 방법은 본 명세서의 종래기술의 설명부분에 언급한 종래의 테스트 방법과 일부 동일하다.
우선, 도1a에 도시된 바와 같이, 실리콘 기판(1)이 제품 영역(A)과 테스트 패턴 영역(B)으로 분할된다. 제품 영역(A)은 장치 형성 영역 또는 기록 패턴 영역을 갖는다. 다음, 계층 절연막인 실리콘 산화막(2)이 공지된 CVD 방법에 의해 실리콘 기판(1)에 증착된다. 이어서, 제품 영역(A) 및 테스트 패턴 영역(B) 상에서 공지된 리소그래피 기술 및 건식 에칭 기술에 의해 실리콘 산화막(2)에 개구(3)가 형성되며, 이는 도면 부호(3a 및 3b)로 각각 예시되어 있다. 상기 개구(3)는 실리콘 기판(1)의 표면에 도달한다. 이 경우에 있어서, 제품 영역(A) 상의 개구(3a)는 테스트 패턴 영역(B) 상의 개구(3b)와 구성 및 사이즈 면에서 실제로 동일하다.
이어서, 도1b에 도시된 것처럼, Si 및 Cu를 포함하는 알루미늄 합금막(4)이 개구(3)의 내부와 실리콘 산화막(2) 상에 증착된다. 다음에, 열 처리를 통해 알루미늄 합금을 리플로우시켜 개구(3)를 알루미늄 합금막(4)으로 충전한다. 이 경우에 있어서, 개구(3b)에 보이드(5)가 잔존할 수 있다. 이러한 상태에서, 보이드(5)가 알루미늄 합금막(4) 내측에 형성되기 때문에 마이크로스코프를 통해 기판(1)의 외측으로부터 보이드(5)가 가시적으로 검출될 수 없다.
다음은, 도1c에 도시된 바와 같이, 알루미늄 합금막(4)이 에칭 또는 패턴되어 제품 영역(A) 상에 알루미늄 배선 패턴을 형성한다. 동시에, 테스트 패턴 영역(B) 상의 알루미늄 합금막(4)도 에칭된다. 에칭 이후에, 보이드(5)가 SEM에 의해 테스트 패턴 영역(B) 상에서 가시적으로 검출 또는 관찰된다.
이와 같이, 종래의 방법의 테스트가 실행되어 보이드(5)가 검출된다. 종래의 방법에 있어서, 테스트는 테스트 패턴 영역(B)을 에칭하여 실행된다. 또한, 테스트는 알루미늄 합금막(4)이 패턴된 이후에 실행된다. 따라서, 본 명세서의 종래 기술에 관한 설명부에 언급한 바와 같이, 보이드(5)를 검출하는데 비교적 긴 시간이 걸린다.
상기 언급된 문제점을 고려하려, 본 발명은 금속막이 형성된 직후 기판을 파괴하지 않고 반도체 장치를 테스트하는 방법 및 이 방법에 따른 반도체 장치를 제공한다.
다음은 본 발명의 제 1 실시예를 설명한다.
도 2를 참조하여, 본 발명의 제 1 실시예에 따른 테스트 방법을 설명한다.
도 2a에 도시된 바와 같이, 실리콘 기판(2)은, 도1과 동일하게, 제품 영역(A)과 테스트 패턴 영역(B)으로 분할된다. 제품 영역(A)은 도 1a와 관련되어 설명된 장치 형성 영역(도시하지 않음)을 갖는다. 예시된 테스트 패턴 영역(B)은 각 변이 1 내지 2mm 인 정사각 형태이다. 실리콘 기판(21) 상에는 실리콘 산화막(22)이 형성된다. 다음은, 실리콘 산화막(22) 상에 제 1 알루미늄 합금막(23)이 증착되고, 배선 패턴으로 패터닝된다. 제 1 알루미늄 합금막(23)은 0.2 내지 0.6㎛의 막 두께를 갖는다.
다음, 도2b에 도시된 바와 같이, 공지의 플라즈마 CVD 방법에 의해 제 1 알루미늄 합금막(23) 상에 계층 절연막인 실리콘 산화막(24)이 형성된다. 이 경우에 있어서, 실리콘 산화막(24)은 제 1 알루미늄 합금막(23) 보다 두꺼운 두께로 증착될 수 있고, 그 후에, 기 공지의 Chemical Mechanical Polishing 방법(CMP)을 이용하거나, 또는 SOG 막을 코팅하여 평평하게 될 수 있다. 이어서, 공지된 리소그래피 기술 및 건식 에칭 기술에 의해 실리콘 산화막(24) 내에 개구(25)가 형성된다. 개구(25)는 제 1 알루미늄 합금막(23)의 표면에 도달한다. 제품 영역(A) 상의 개구(25a)는, 예를 들어 0.5㎛ 의 직경과 0.5㎛ 의 최소 간격을 갖지만, 테스트 패턴 영역(B) 상의 개구(25a)는, 예를 들어 0.45㎛ 내지 0.475㎛ 의 직경과 0.45㎛ 내지 0.5㎛ 의 간격을 갖는다. 따라서, 테스트 패턴 영역(B) 상의 개구(25b) 직경과 간격은 제품 영역(A) 상의 개구(25a)의 것에 비해 작거나 다르다. 테스트 패턴 영역(B)의 평면도는 도3에 도시되어 있다. 도3에 도시된 바와 같이, 보다 작은 직경을 갖는 개구(25b)는 테스트 패턴 영역(B)에서 조밀하거나 근접하여 배열된다.
다음, 도 2c에 도시된 Ti 막(26)은 실리콘 산화막(24) 및 제 1 알루미늄 합금막(23) 상에 공지된 스퍼터링 방법에 의해 10㎛ 내지 50㎛ 두께로 증착된다. 이어서, 제 2 알루미늄 합금막(27)이 약 150℃ 또는 보다 낮은 저온에서 Ti 막(26) 상에 스퍼터링 방법을 통해 0.5㎛ 내지 1.0㎛ 의 두께로 증착된다. 증착 이후, 제 2 알루미늄 합금막(27)이 리플로우되어 개구(25)에 알루미늄 합금이 충전된다.
이 경우에, 리플로우 처리는 10-7Torr 또는 보다 작은 고진공(高眞空)으로 유지되는 진공 챔버에서 400℃ 내지 500℃의 온도로 실리콘 기판(21)을 가열하여 실행된다. 상기 언급된 상태 하에서, 제 2 알루미늄 합금막(27)의 표면 상에는 산화가 발생하지 않는다. 실리콘 기판(21)은 기판(21)의 후면으로부터 투입된 가열 상태의 Ar 가스에 의해 열 처리 된다.
이어서, 각각의 개구(8)가 제 2 알루미늄 합금막(27)에 의해 충분히 또는 완전히 충전되었는지의 여부를 검사하기 위해 도2d에 설명된 방식으로 테스트 패턴 영역(B)에서 시트 저항이 측정된다. 즉, 제 2 알루미늄 합금막(27) 내 보이드의 존재 여부를 개구(25b)에서 검사한다. 실제로, 개구의 충전 상태는 개구(25)를 갖지 않는 영역의 시트 저항과 측정된 시트 저항을 비교하여 검사된다. 시트 저항은 본 기술 분야에 공지된 4-포인트 프로브 방법에 의해 측정된다. 특히, 시트 저항은, 도2d에 도시된 바와 같이, 제 2 알루미늄 합금막(27)의 표면과 시트 저항 측정 장치(28)는 일반적으로 전압계(28a) 및 전류계(28b)를 갖는다.
다음은, 본 발명의 제 1 실시예에 따른 특정 테스트 방법을 도4를 참조하여 설명한다.
제 2 알루미늄 합금막(27)이 증착 및 리플로우 처리 이후에 바로, 시트 저항(ρ1)이 테스트 패턴 영역(B)에서 측정된다(단계 1). 다음은, 개구를 갖지 않는 영역에서 시트 저항(ρ2)이 측정된다(단계 2). 이어서, 2개의 저항(ρ1및 ρ2)이 서로 비교된다(단계 3). 비교 결과, 시트 저항(ρ1)이 시트 저항(ρ2) 보다 작다면, 개구(25)가 제 2 알루미늄 합금막(27)으로 충분히 충전되어 있다고 결정된다. 즉, 테스트 패턴 영역(B) 상의 개구(25b) 내에 충전된 제 2 알루미늄 합금막(27)에는 보이드가 존재하지 않는다고 판정된다. 결과적으로, 제품 영역(A)은 수용 가능한 영역으로서 평가된다. 특히, 개구(25)가 충분히 충전된 영역의 시트 저항은 개구가 없는 영역과 비교할 때, 약 20% 내지 50% 까지 감소된다. 그 이유는 다음과 같이 설명된다. 즉, 개구(25)가 충분히 또는 완전히 충전된 경우에, 제 2 알루미늄 합금막(27)은 제 1 알루미늄 합금막(23)과 전기적으로 접촉된다. 결과적으로, 그 시트 저항은 낮아진다.
반면에, 시트 저항(ρ1)과 시트 저항(ρ2)이 서로 거의 동일하다면, 개구(25)가 충분히 충전되지 않은 것으로 결정된다. 즉, 개구(25b)에 충전된 제 2 알루미늄 합금막(27)에 보이드가 존재한다고 판정된다. 그 이유는 다음과 같다. 즉, 개구(25)가 충분히 충전되지 않은 경우에, 제 2 알루미늄 합금막(27)은 보이드로 인하여 제 1 알루미늄 합금막(23)과 전기적으로 접촉하지 않게 된다. 결과적으로, 시트 저항이 높게 된다. 그 결과, 제품 영역(A)이 결함 영역으로 평가된다.
이 경우에 있어서, 테스트 패턴 영역(B)내 개구(25b)의 직경은 제품 영역(A)내 개구(25a)의 직경 보다 작다. 또한, 테스트 패턴 영역(B)내 개구(25b) 사이의 거리는 제품 영역(A)에서의 개구간 거리와 동일하거나 작다. 따라서, 테스트 패턴 영역(B) 내 개구(25b)가 약간 미흡하게 충전되어도, 제품 영역(A) 내의 개구(25a)는 완벽하게 충전된다. 따라서, 모든 개구(25b)가 충전되지 않을지라도, 소정 개수의 개구(25b)가 충전되면 시트 저항의 측정으로 개구(25b)의 충전도가 판정된다. 이는 테스트 패턴 영역(B)의 저항이 개구가 없는 영역의 시트 저항 보다 낮게 되기 때문이다.
여기서, 제품 영역(A) 및 테스트 패턴 영역(B) 모두에 형성된 개구(25)의 직경 사이에 큰 차이가 존재하고, 제품 영역(A)내 모든 개구(25a)가 충전된다고 가정한다. 그러나, 테스트 패턴 영역(B) 내 모든 개구(25b)는 알루미늄 합금에 의해 항상 충전되는 것은 아니다. 결과적으로, 테스트 패턴 영역(B)이 제품 영역(A) 내의 보이드를 모니터할 수 없다. 따라서, 테스트 패턴 영역(B) 내의 개구(25b) 각각의 직경이 제품 영역(A) 내의 개구(25a) 직경보다 5% 내지 10% 작은 것이 바람직하다. 또한, 테스트 패턴 영역(B) 내의 개구(25b) 사이의 간격이 제품 영역(A) 내의 개구(25a) 사이의 거리와 동일하거나, 약 10% 만큼 작은 것이 적당하다.
상기 제 1 실시예에 있어서, 시트 저항 측정 장치(28)의 프로브(28c)는 제 2 ㄹ 합금막(27)의 표면에 직접 접촉된다. 결과적으로, 제 2 알루미늄 합금막(27)의 표면 상에 프로브(28c)로 인한 니들 마크(needle marks)가 남게 된다. 결과로, 제 2 알루미늄 합금막(27)이 불순물에 의해 오염될 수 있고, 또한, 제 2 알루미늄 합금막(27)에 입자가 부착될 수 있다.
상기와 같은 오염 등을 방지하기 위해, 제 2 알루미늄 합금막(27)과 접촉하지 않고 시트 저항을 측정할 수 있는 에디 전류 방법이 상기 언급된 4-포인트 프로브 방법을 대신하여 이용될 수 있다. 에디 전류 방법에 있어서, 시트 저항이 도 5에 예시된 방법으로 에디 전류(50)를 측정하여 측정된다. 도 5에 있어서, 자계(51)가 변화할 때 제 2 알루미늄 합금막(27)의 평면에 에디 전류(50)가 유지된다. 이 경우에, 자계(51)는 제 2 알루미늄 합금막(27)에 근접 위치하며 전자석과 같은 역할을 하는 프로브(52)로부터 발생된다. 이 방법에 있어서, 시트 저항은 도 2의 개구(25b)가 충전된 영역과 개구(25b)가 충전되지 않은 영역 사이에서 그 차이가 작다. 이는 제 1 알루미늄 합금막(23)의 정보뿐만 아니라 제 2 알루미늄 합금막(27)의 정보에 대해서 검출이 이루어지기 때문이다. 그러나 이 방법은, 이전에 언급한 것처럼, 시트 저항이 알루미늄 합금막(27)과의 접촉 없이 측정된다는 점에서 효과적이다.
다음은 제 2 실시예를 설명한다.
도6을 참조하여, 본 발명의 제 2 실시예에 따른 테스트 방법에 대해 설명한다.
도6a에 도시된 바와 같이, 실리콘 기판(61)이 제 1 실시예에서처럼, 제품 영역(A)과 테스트 패턴 영역(B)으로 분할된다. 다음, 제품 영역(A)의 실리콘 기판(61) 내에 불순물 확산 영역(62)이 형성되고, 장치 형성 영역으로서 역할을 한다. 이어서, 실리콘 기판(61) 상에 실리콘 산화막(63)이 선택적으로 남는다. 실리콘 산화막(63)은 1㎛ 내지 1.5㎛ 의 두께를 갖는다. 도 6a에 도시된 바와 같이, 개구(64)는 공지된 리소그래피 기술과 건식 에칭 기술을 이용하여 제품 영역(A) 및 테스트 패턴 영역(B) 모두의 실리콘 산화막(63)에 형성된다. 이 경우에 있어서, 개구(64)는 실리콘 기판(61)의 표면에 도달한다. 개구(64b)의 분포밀도는, 도 3에 도시된 것과 같이, 제품 영역(A) 보다 테스트 패턴 영역(B)에서 높다. 테스트 패턴 영역(B)은 일변이 100㎛ 내지 1000㎛인 정사각 형상이다. 제품 영역(A) 내 개구(64a) 의 최소 직경과 개구(64a) 사이의 최소 거리는 0.4㎛로 설정되지만, 테스트 패턴 영역(B) 내 각 개구(64b)의 직경은 0.36㎛ 내지 0.38㎛로 설정되고, 테스트 패턴 영역(B) 내의 개구(64b) 사이의 거리는 0.36㎛ 내지 0.4㎛로 설정된다. 따라서, 테스트 패턴 영역(B) 내 개구(64b)의 직경이 제품 영역(A) 내 개구(64a)의 직경 보다 작다. 또한, 테스트 패턴 영역(B) 내 개구(64b) 사이의 거리는 제품 영역(A) 내 개구(64a) 사이의 거리와 같거나 작다.
이어서, 도6b에 도시된 것처럼, 공지된 스퍼터링 방법을 이용하여 Ti 및 TiN을 연속으로 증착시켜 실리콘 기판(61)과 실리콘 산화막(63) 상에 Ti/TiN 막(65)이 형성된다. 이 경우에, Ti는 50nm 내지 100nm의 두께로 증착되고, TiN은 100nm 내지 150nm의 두께로 증착된다. 그 후에, Ti/TiN 막(65)의 장벽(barrier) 특성을 향상시키기 위해 질소 분위기(nitrogen atmosphere)에서 열 처리가 실행된다.
다음은, 150℃ 또는 보다 낮은 온도에서 Ti/TiN 막(65) 상에 100nm 내지 300nm 두께로 알루미늄 합금막(66)이 형성된다. 그 후에, 실리콘 기판(61)이 350℃ 내지 400℃로 가열된 상태에서, 알루미늄 합금막(66)이 1분에 100nm 내지 300nm의 속도로 400nm 내지 700nm의 두께로 형성되어 개구(64)가 알루미늄 합금막(66)에 의해 충전된다.
이어서, 콜리메터(colimeter)(도시하지 않음)에 의해 초점이 맞춰지는 X-레이(67)가 테스트 패턴 영역(B) 상의 알루미늄 합금막(66)에 방사되어 알루미늄 합금막(66)으로부터 Al-Kα광선(68)이 방출된다. 알루미늄의 형광성 X-레이인 Al-Kα광선(68)은 X-레이 검출기(69)에 의해 세기가 측정된다. 만일, 개구(64b)가 알루미늄 합금막(66)에 의해 충전되면, Al-Kα의 세기는 개구(64b)가 충전되지 않은 영역과 비교할 때 매우 작다. 특히, 개구(64b)가 충전된 경우, 방출된 형광성 X-레이는 개구(64b)를 통해 알루미늄 합금막(66)에 의해 흡수된다. 반면에, 개구(64b)가 충전되지 않은 경우, 형광성 X-레이의 흡수된 량은 작다.
실제로, 개구(64b)가 충전된 영역과 개구(64b)가 충전되지 않은 영역간 세기의 차이는 거의 관찰되지 않는다. 따라서, 개구가 없는 영역과 개구(64b)가 완전히 충전된 영역 사이의 Al-Kα광선(68)의 제 1 세기 비율과, 개구가 없는 영역과 개구(64b)가 충전되지 않은 영역 사이의 제 2 세기 비율이 미리 측정된다. 이 경우에, 밀도가 높은 개구(64b)를 갖는 테스트 패턴 영역(B)과 개구가 없는 영역 사이의 세기 비율과 제 1 및 제 2 세기 비율을 비교하여 제품 영역 내 개구(64a)의 충전 여부가 결정된다.
다음은, 제 3 실시예를 설명한다.
도7을 참조하여, 본 발명의 제 3 실시예에 따른 테스트 방법에 대해 설명한다.
제 3 실시예에 따른 반도체 장치의 구조 및 제조 방법은 제 2 실시예와 관련하여 언급된 방법과 동일한다. 즉, 실리콘 기판(72)이 제품 영역(A)과 테스트 패턴 영역(B)으로 분할된다. 제품 영역(A) 내의 장치 형성 영역으로서 실리콘 기판(72) 내에 불순물 확산 영역(71)이 형성된다. 또한, 실리콘 기판(72) 상에는 실리콘 산화막(73)이 형성된다. 개구(74)는 제품 영역(A)과 테스트 패턴 영역(B) 상의 실리콘 산화막(73) 내에 형성된다. Ti/TiN 막(75)이 실리콘 산화막(73)과 실리콘 기판(72)에 증착된다. 또한, 알루미늄 합금막(76)이 Ti/TiN 막(75) 상에 형성된다.
제 3 실시예의 테스트 방법이 제 2 실시예의 테스트 방법과 다름을 주의한다. 즉, 테스트 패턴 영역(B)이 러더퍼드 백 스캐터링 분광계(RBS)에 의해 분석되어 기판(72)에 대한 깊이 방향의 알루미늄 분포가 결정된다. 특히, 헬륨 이온(4He+)(77)이 테스트 패턴 영역(B)으로 방사되고, 그곳으로부터 후방향으로 산란된다. 산란되는 이온은, 도7에 도시된 바와 같이, 채널 수(깊이에 대응)와 이온 카운트 수 사이의 관계를 결정하기 위해 이온 검출기(78)에 의해 검출된다. 그 관계는 도8에 도시된 스펙트럼으로써 설명된다. 예를 들어, 알루미늄 합금막(76)으로 충전된 개구(74b)와 알루미늄 합금막(76)으로 충전되지 않은 개구(74b)에 대하여 2MeV로 가속된 헬륨 이온에 의해 결정되는 스펙트럼이 각각 도 8a와 도 8b에 예시된다. 따라서, 개구(74b)가 알루미늄 합금막(76)으로 충전되었는지 여부는 스펙트럼의 형태에 따라 판정될 수 있다. 이 경우에 있어서, 알루미늄 합금막(76) 아래의 실리콘 산화막(73) 및 Ti/TiN 막(75)으로부터 이온은 계수되지 않거나 또는 배제됨을 주목한다.
비록, 상기 실시예에서 배선 금속막으로서 알루미늄 합금이 이용되었지만, 본 발명은 그 알루미늄 합금에 한정되지 않으며, 만일, 리플로우 처리가 실행될 수 있다면 그 알루미늄 합금 대신에 구리와 같은 다른 금속을 이용될 수 있다. 또한, 테스트 패턴 영역(B)이 상기 실시예에서 단지 한 번 측정된 것으로 가정되었지만, 위치를 변경하여 테스트 패턴 영역(B)을 반복적으로 수 회 측정할 수 있다. 또한, 다수의 테스트 패턴 영역이 실리콘 기판 상에 형성될 수도 있다.
본 발명의 구성에 따라서, 금속막의 형성 직후 및 상기 금속막의 패턴화 이전에 상기 기판을 파괴하지 않고 테스트를 실행할 수 있는 효과가 있다.

Claims (20)

  1. 기판을 갖는 반도체 장치를 테스트하는 방법에 있어서, 상기 기판을 제품 영역과 테스트 패턴 영역으로 분할하는 단계; 상기 기판 상에 절연막을 형성하는 단계; 상기 절연막 내부와, 상기 제품 영역 및 상기 테스트 패턴 영역 상에 개구를 형성하는 단계; 상기 개구 내부와 상기 절연막 상에 금속막을 형성하는 단계; 배선 패턴을 형성하기 위해 상기 금속막을 패터닝하는 단계; 및 상기 제품 영역에 위치한 개구 내 금속막의 형성 상태를 평가하기 위해 상기 테스트 패턴 영역에 위치한 개구 내 금속막의 형성 상태를 테스트하는 단계를 포함하고, 상기 테스트가 상기 금속막의 형성 직후 및 상기 금속막의 패터닝 이전에 상기 기판을 파괴하지 않고 실행되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  2. 제1항에 있어서, 상기 테스트 패턴 영역 상의 개구는 상기 제품 영역 상의 개구보다 좁은 폭을 가지며, 상기 테스트 패턴 영역 상의 개구 밀도가 상기 제품 영역 상의 개구 밀도보다 높은 것을 특징으로 하는 반도체 장치 테스트 방법.
  3. 제1항에 있어서, 상기 테스트는 상기 금속막의 시트 저항을 측정하여 실행되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  4. 제3항에 있어서, 상기 시트 저항은 4-포인트 프로브 방법에 의해 측정되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  5. 제3항에 있어서, 상기 시트 저항은 자계가 상기 금속막에 인가될 때 에디 전류에 의해 측정되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  6. 제1항에 있어서, 상기 테스트는 X-레이가 상기 금속막에 조사될 때 상기 금속막의 X-레이 세기를 측정하여 실행되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  7. 제1항에 있어서, 상기 테스트는 러더퍼드 백 스캐터링 분광계를 통해 얻어진 상기 금속막의 깊이 분포를 측정하여 실행되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  8. 제1항에 있어서, 열 처리를 통해 금속막을 리플로우시켜 상기 개구 내에 상기 금속막을 형성하는 것을 특징으로 하는 반도체 장치 테스트 방법.
  9. 제1항에 있어서, 상기 금속막은 알루미늄 및 구리로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.
  10. 제1항에 있어서, 상기 개구가 접촉홀(contact hole) 또는 관통홀(through hole)인 것을 특징으로 하는 반도체 장치 테스트 방법.
  11. 제1항에 있어서, 상기 금속막의 형성 상태가 개구 내에 보이드가 존재하는지 여부를 검사하여 테스트되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  12. 기판을 갖는 반도체 장치를 테스트하는 방법에 있어서, 상기 기판을 제품 영역과 테스트 패턴 영역으로 분할하는 단계; 상기 기판 상에 제 1 금속막을 형성하는 단계; 상기 제 1 금속막 상에 절연막을 형성하는 단계; 상기 절연막 내부와, 상기 제품 영역 및 상기 테스트 패턴 영역 상에, 상기 제 1 금속막이 노출되도록 개구를 형성하는 단계; 상기 개구 내부와 상기 제 1 금속막 상에, 저항 시트를 갖는 제 2 금속막을 형성하는 단계; 배선 패턴을 형성하기 위해 상기 제2 금속막을 패터닝하는 단계; 및 상기 제품 영역 상에 위치한 개구 내의 상기 제 2 금속막의 형성 상태를 평가하기 위해, 시트 저항을 측정하여 상기 테스트 패턴 영역 상에 위치한 개구 내의 상기 제 2 금속막의 형성 상태를 테스트하는 단계를 포함하고, 상기 테스트가 상기 제 2 금속막의 형성 직후 및 상기 제 2 금속막의 패터닝이전에 상기 기판을 파괴하지 않고 실행되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  13. 제12항에 있어서, 상기 테스트 패턴 영역 상의 개구는 상기 제품 영역 상의 개구보다 좁은 폭을 가지며, 상기 테스트 패턴 영역 상의 개구 밀도가 상기 제품 영역 상의 개구 밀도 보다 높은 것을 특징으로 하는 반도체 장치 테스트 방법.
  14. 기판을 갖는 반도체 장치를 테스트하는 방법에 있어서, 상기 기판을 제품 영역과 테스트 패턴 영역으로 분할하는 단계; 상기 제품 영역 내에 불순물 확산층을 형성하는 단계; 상기 불순물 확산층 상에 하나의 개구가 위치되도록, 상기 제품 영역과 상기 테스트 패턴 영역 상의 절연막 내에 개구를 형성하는 단계; 상기 개구 내부와 상기 절연막 상에 금속막을 형성하는 단계; 배선 패턴을 형성하기 위해 상기 금속막을 패터닝하는 단계; 및 상기 제품 영역 상에 위치한 개구 내 금속막의 형성 상태를 평가하기 위해, X-레이가 상기 금속막에 조사될 때 상기 금속막에 대한 X-레이 세기를 측정하여 상기 테스트 패턴 영역에 위치한 개구 내 상기 금속막의 형성 상태를 테스트하는 단계를 포함하고, 상기 테스트가 상기 금속막의 형성 직후 및 상기 금속막의 패터닝 이전에 상기 기판을 파괴하지 않고 실행되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  15. 제14항에 있어서, 상기 테스트 패턴 영역 상의 개구는 상기 제품 영역 상의 개구보다 좁은 폭을 가지며, 상기 테스트 패턴 영역 상의 개구 밀도는 상기 제품 영역 상의 개구 밀도 보다 높은 것을 특징으로 하는 반도체 장치 테스트 방법.
  16. 기판을 갖는 반도체 장치를 테스트하는 방법에 있어서, 상기 기판을 제품 영역과 테스트 패턴 영역으로 분할하는 단계; 상기 제품 영역 내에 불순물 확산층을 형성하는 단계; 상기 기판 상에 절연막을 형성하는 단계; 상기 불순물 확산층 상에 하나의 개구가 위치되도록, 상기 제품 영역과 상기 테스트 패턴 영역 상의 절연막 내에 개구를 형성하는 단계; 상기 개구 내부와 상기 절연막 상에 금속막을 형성하는 단계; 배선 패턴을 형성하기 위해 상기 금속막을 패터닝하는 단계; 및 상기 제품 영역 상에 위치한 개구 내 금속막의 형성 상태를 평가하기 위해, 러더퍼드 백 스캐터링 분광계를 통해 얻어진 상기 금속막의 깊이 분포(depth distribution)를 측정하여 상기 테스트 패턴 영역 상에 위치한 개구 내 금속막의 형성 상태를 테스트하는 단계를 포함하고, 상기 테스트가 상기 금속막의 형성 직후 및 상기 금속막의 패터닝 이전에 상기 기판을 파괴하지 않고 실행되는 것을 특징으로 하는 반도체 장치 테스트 방법.
  17. 제16항에 있어서, 상기 테스트 패턴 영역 상의 개구는 상기 제품 영역 상의 개구보다 좁은 폭을 가지며, 상기 테스트 패턴 영역 상의 개구 밀도가 상기 제품 영역 상의 개구 밀도 보다 높은 것을 특징으로 하는 반도체 장치 테스트 방법.
  18. 기판을 갖는 반도체 장치에 있어서, 상기 기판 상에 형성된 제품 영역; 상기 기판 상에, 상기 제품 영역에 인접하여 형성된 테스트 패턴 영역; 상기 기판 상에 형성된 절연막; 상기 절연막 내부와 제품 영역 내부 및 상기 테스트 패턴 영역 상에 형성된 개구; 및 상기 개구 내부와 상기 절연막 상에 형성된 금속막을 포함하고; 상기 테스트 패턴 영역 상의 개구는 상기 제품 영역 상의 개구보다 좁은 폭을 가지며, 상기 테스트 패턴 영역 상의 개구 밀도가 상기 제품 영역 상의 개구 밀도 보다 높은 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 금속막은 알루미늄 및 구리로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서, 상기 개구가 접촉홀 또는 관통홀인 것을 특징으로 하는 반도체 장치.
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