KR100871370B1 - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 반도체기판상에 하부전극배선을 형성하는 단계; 상기 하부금속배선을 포함한 반도체기판상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막상에 플레이트용 도전막 패턴을 형성한후 그 내부에 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 포함한 플레이트용 도전막 패턴 및 제1층간절연막상에 상기 콘택홀내부에 보이드가 형성되게 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 상기 보이드가 노출되는 부분까지 평탄화시키는 단계; 평탄화된 제2층간절연막 및 그 아래의 제1층간절연막을 선택적으로 패터닝하여 상기 하부금속배선 상면을 노출시키는 제2콘택홀을 형성하는 단계; 상부금속배선을 형성하기 전 공정으로 세정공정을 진행하여 상기 제1콘택홀내부의 제1층간절연막 부분을 제거하는 단계; 및 상기 제1콘택홀 및 제2콘택홀을 포함한 전체 구조의 상면에 상기 플레이트용 도전막 패턴과 하부금속배선과 접촉하는 상부금속배선을 형성하는 단계를 포함하여 구성되며, 플레이트 계면특성이 우수한 금속배선과 플레이트간의 접촉저항을 개선시킬 수 있는 것이다.

Description

반도체소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : 하부금속배선
35 : 제1층간절연막 37 : 플레이트패턴
39 : 제1감광막패턴 41 : 제1콘택홀
43 : 제2층간절연막 45 : 제2감광막패턴
47 : 제2콘택홀 49 : 상부금속배선
A : 보이드(void)
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게 는 산화막 보이드(void)를 이용한 금속배선 저항을 개선하는 반도체소자의 금속배선 형성방법에 관한 것이다.
종래 기술에 따른 반도체소자의 금속배선 형성방법을 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 금속배선 형성방법은, 도 1a에 도시된 바와같이, 먼저 반도체기판(11)상에 하부금속배선(13)을 형성한후 전체 구조의 상면에 제1층간절연막(15)을 증착한다.
그다음, 상기 제1층간절연막(15)상에 플레이트 금속물질층(17)을 증착한후 그 위에 감광물질층(19)을 도포한다.
이어서, 상기 감광물질을 포토리소그라피 공정기술에 의한 노광 및 현상공정을 거친후 이를 선택적으로 패터닝하여 제1감광막패턴(19)을 형성한다.
그다음, 상기 제1감광막패턴(19)을 마스크로 상기 금속물질층패턴(17)을 선택적으로 패터닝한 후 상기 제1감광막패턴(19)을 제거한다.
이어서, 도 1b에 도시된 바와같이, 상기 금속물질층패턴(17)을 포함한 제1층간절연막(15)상에 산화막 계열의 제2층간절연막(21)을 형성한다.
그다음, 도 1c에 도시된 바와같이, 상기 제2층간절연막(21)을 CMP 공정 또는 전면식각공정에 의해 평탄화시킨다.
이어서, 도 1d에 도시된 바와같이, 상기 평탄화된 제2층간절연막(21)상에 감 광물질을 도포한후 이를 선택적으로 패터닝하여 상기 하부금속배선(13)과 플레이트막패턴(17) 영역 상측을 정의하는 제2감광막패턴(23)을 형성한다.
그다음, 도 1e에 도시된 바와같이, 상기 제2감광막패턴(23)을 마스크로 상기 제2층간절연막(21)과 플레이트막패턴(17) 및 제1층간절연막(15)을 순차적으로 패터닝하여 상기 플레이트막패턴(19)을 개구시키는 제1콘택홀(25a)과 상기 하부금속배선(13)표면을 노출시키는 제2콘택홀(25b)을 동시에 형성한다.
이어서, 도 1f에 도시된 바와같이, 상기 제2감광막패턴(23)을 제거한후 상기 제1콘택홀(25a)과 제2콘택홀(25b)을 포함한 제2층간절연막(21)상에 플레이트전극인 상부금속배선(27)을 형성한다.
그러나, 상기와 같은 종래기술에 의하면 캐패시터 제조공정시에 페리부분의 캐패시터 산화막을 식각하여 없애기 때문에 후속 콘택홀 에치공정시에 상부전극으로 사용되는 플레이트부가 캐패시터하부에 위치하게 되어 금속배선과 플레이트간 안정적인 저항확보가 수월하다. 그러나, 이러한 공정을 이용하는 경우 후속공정 진행시에 평탄화 특성을 확보하는데 문제점이 있다.
또한, 도 1e의 "A"에서와 같이, 0.13 μm 기술 이하의 디바이스의 경우, 후속 평탄화 특성확보를 캐패시터 산화막을 남기게 될 경우 고단차 콘택홀 형성시 플레이트가 개구되어 금속배선과 플레이트물질간의 접촉은 측면콘택의 형태를 나타낸다.
이때, 금속배선과 플레이트간의 접촉저항은 고단차 콘택형성시 개구된 플레 이트가 식각가스에 계속적으로 영향을 받게 되어 플레이트표면부의 물성이 크게 악화되는 경향을 나타낸다.
따라서, 금속배선과 플레이트사이의 접촉저항은 플레이트물질간의 접촉면적, 콘택홀 형성시에 플레이트 에치 프로파일 등에 민감하게 영향을 받는 문제점이 있다.
또한, 취약한 계면특성으로 인하여 패시베이션 아닐링, 즉 H2 혼합 아닐링시에 아닐링 가스내의 수소나 또는 층간산화막내의 H2에 의해 계면사이에 하이드로 물질이 형성되는 단점이 있다.
현재 이러한 영향을 고려하여 플레이트와 산화막간의 선택비를 극도로 높게 하여 고단차 콘택홀 형성시에 플레이트의 개구를 방지하는 방법, H2 등과 같은 가스의 아웃게싱(outgassing)이 적은 산화막을 층간절연막으로 적용하는 방법등이 제안되고 있으나, 적절한 플로파일을 얻기가 어렵고, 재현성에 한계가 있는 실정이다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 플레이트 계면특성이 우수한 금속배선과 플레이트간의 접촉저항을 개선한 반도체소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 반도체기판상에 하부전극배선을 형성하는 단계; 상기 하부금속배선을 포함한 반도체기판상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막상에 플레이트용 도전막 패턴을 형성한후 그 내부에 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 포함한 플레이트용 도전막 패턴 및 제1층간절연막상에 상기 콘택홀내부에 보이드가 형성되게 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 상기 보이드가 노출되는 부분까지 평탄화시키는 단계; 평탄화된 제2층간절연막 및 그 아래의 제1층간절연막을 선택적으로 패터닝하여 상기 하부금속배선 상면을 노출시키는 제2콘택홀을 형성하는 단계; 상부금속배선을 형성하기 전 공정으로 세정공정을 진행하여 상기 제1콘택홀내부의 제1층간절연막 부분을 제거하는 단계; 및 상기 제1콘택홀 및 제2콘택홀을 포함한 전체 구조의 상면에 상기 플레이트용 도전막 패턴과 하부금속배선과 접촉하는 상부금속배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 금속배선 형성방법은, 도 2a에 도시된 바와같이, 먼저 반도체기판(31)상에 하부금속배선(33)을 형성한후 전체 구조의 상면에 제1층간절연막(35)을 증착한다.
그다음, 상기 제1층간절연막(35)상에 플레이트용 도전막(37)을 증착한후 그 위에 감광물질층(39)을 도포한다.
이어서, 상기 감광물질을 포토리소그라피 공정기술에 의한 노광 및 현상공정 을 거친후 이를 선택적으로 패터닝하여 제1감광막패턴(39)을 형성한다.
그다음, 상기 제1감광막패턴(39)을 마스크로 상기 도전막(37)을 선택적으로 패터닝하여 제1콘택홀(41)을 형성한 후 상기 제1감광막패턴(39)을 제거한다.
이어서, 도 2b에 도시된 바와같이, 상기 도전막패턴(37)을 포함한 제1층간절연막(35)상에 스텝커버리지가 좋지 않은 산화막 계열의 제2층간절연막(43)을 100 내지 3000 Å 정도로 형성한다. 이때, 금속배선/플레이트 콘택홀에서의 산화막의 낮은 스텝 커버리지 특성으로 인해 제1콘택홀(41)내에 보이드(B)가 형성된다.
또한, 상기 스텝 커버리지가 좋지 않은 사일렌계 산화막으로 이루어진 제2층간절연막(43)의 증착은, 증착공정챔버 온도가 상온 내지 600 ℃이고, 반응압력이 10 mTorr 내지 40 Torr이며, 플라즈마 파워가 1KW 내지 6 KW이며, 바이어스 파워가 1KW 내지 5 KW 이고, 반응가스로는 SiH4, N2O, Ar, TEOS, O3를 사용하여 진행한다.
그다음, 도 2c에 도시된 바와같이, 상기 제2층간절연막(43)을 CMP 공정 또는 전면식각공정에 의해 평탄화시킨다. 이때, 상기 평탄화공정은 상기 보이드(B)가 있는 부분이 노출될때까지 진행한다.
이어서, 도 2d에 도시된 바와같이, 상기 평탄화된 제2층간절연막(43)상에 감광물질을 도포한후 이를 선택적으로 패터닝하여 상기 하부금속배선(33) 상측을 정의하는 제2감광막패턴(45)을 형성한다. 이때, 상기 제2감광막패턴(45)은 하부금속배선과 상부금속배선간의 오믹콘택 형성을 위해 기존의 고단차 콘택형성용 마스크에서 금속배선/플레이트 콘택홀부분을 제외한 새로운 고단차 콘택홀 형성 마스크로 사용한다.
그다음, 상기 제2감광막패턴(45)을 마스크로 상기 제2층간절연막(43)과 제1층간절연막(35)을 순차적으로 패터닝하여 상기 하부금속배선(33)표면을 노출시키는 고단차 콘택홀인 제2콘택홀(47)을 형성한다.
이어서, 도 2e에 도시된 바와같이, 상기 제2감광막패턴(45)을 제거한후 금속배선을 형성하기 전에 세정공정을 실시하여 제1콘택홀(41)내부에 남아 있는 산화막(43)부분을 제거한다. 이때, 상기 세정공정은 BOE 및 DHF와 같은 세정용액을 이용한 습식공정을 적용하거나, 또는, 플라즈마를 이용한 고주파식각공정, 즉 건식공정을 적용한다.
상기 고주파식각 공정을 이용한 건식공정은 200W 내지 650W의 1차 파워(소오스 파워)와 1W 내지 200W의 2차 파워(바이어스 파워)를 함께 사용하여 수행하거나 또는 1차 파워만을 사용하여 수행하며, 이때, 반도체기판에 인가되는 바이어스 전압의 크기는 -50 V 내지 -200 V이다.
그다음, 도 2f에 도시된 바와같이, 상기 제1콘택홀(41) 및 제2콘택홀(47)을 포함한 제2층간절연막(43)상에 상부금속배선(49)을 형성한다. 이때, 상기 상부금속배선(49)으로는 다결정실리콘막/금속막의 적층막이 사용되거나 또는 금속막이 사용된다. 상기 상부금속배선(49)은 다결정실리콘막/금속막의 적층막으로 형성되는 경우, 100 내지 5000 Å두께로 형성되며, 금속막으로 형성되는 경우, 10 내지 4000 Å두께로 형성된다.
이렇게하여 기존공정과는 달리 금속배선/플레이트 콘택홀의 형성을 고단차 콘택홀의 형성공정과 분리하므로써 플레이트 계면 물성이 우수한 특성을 나타내게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 금속배선 형성방법 에 의하면, 별도의 마스크 단계의 추가없이도 기존의 플레이트 형성용 레티클에 1차 금속배선용 콘택홀지역을 추가하면 되기 때문에 마스크공정 추가에 따른 공정수의 증가가 없이도 안정적인 금속배선/플레이트간 저항을 확보할 수 있다.
또한, 본래의 고단차 콘택홀 형성공정에서 금속배선/플레이트지역의 콘택 프로파일 및 계면특성 등을 고려할 필요가 없기 때문에 에치공정마진이 커진다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (7)

  1. 반도체기판상에 하부전극배선을 형성하는 단계;
    상기 하부금속배선을 포함한 반도체기판상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막상에 플레이트용 도전막 패턴을 형성한후 그 내부에 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀을 포함한 플레이트용 도전막 패턴 및 제1층간절연막상에 상기 콘택홀내부에 보이드가 형성되게 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 상기 보이드가 노출되는 부분까지 평탄화시키는 단계;
    평탄화된 제2층간절연막 및 그 아래의 제1층간절연막을 선택적으로 패터닝하여 상기 하부금속배선 상면을 노출시키는 제2콘택홀을 형성하는 단계;
    상부금속배선을 형성하기 전 공정으로 세정공정을 진행하여 상기 제1콘택홀내부의 제1층간절연막 부분을 제거하는 단계; 및
    상기 제1콘택홀 및 제2콘택홀을 포함한 전체 구조의 상면에 상기 플레이트용 도전막 패턴과 하부금속배선과 접촉하는 상부금속배선을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 제2층간절연막은 스텝 커버리지가 좋지 않은 사일렌계 산화막 물질을 이용하며, 100 내지 3000 Å 정도 두게로 증착하는 것을 특징으로하 는 반도체소자의 금속배선 형성방법.
  3. 제2항에 있어서, 상기 제2층간절연막의 증착은 증착공정챔버 온도가 상온 내지 600 ℃이고, 반응 압력이 10 mTorr 내지 40 Torr이며, 플라즈마 파워가 1KW 내지 6 KW이며, 바이어스 파워가 1KW 내지 5 KW 이고, 반응가스로는 SiH4, N2O, Ar, TEOS, O3를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 상부금속배선은 다결정실리콘막/금속막의 적층막으로 형성하거나 또는 금속막으로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  5. 제4항에 있어서, 상기 다결정실리콘막/금속막의 적층막은 100 내지 5000 Å 두께로 형성하며, 금속막은 10 내지 4000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 세정공정은 200W 내지 650W의 1차 파워(소오스 파워)와 1W 내지 200W의 2차 파워(바이어스 파워)를 사용하거나 또는 1차 파워만을 사용한 고주파 식각공정을 적용하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  7. 제1항에 있어서, 상기 세정공정은 BOE 및 DHF와 같은 세정 용액을 이용한 습식공정을 적용하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
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