KR100313942B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 소자의 특성 변화 및 소자의 수명 저하를 방지하도록 한 반도체 소자의 콘택홀 형성방법에 관한 것으로서, 반도체 기판상에 일정한 폭을 갖는 전도층을 형성하는 단계와, 상기 전도층을 포함한 전면에 에치-스톱층을 형성하는 단계와, 상기 전도층 및 그에 인접한 영역에만 남도록 상기 에치-스톱층을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 에치-스톱층을 포함한 전면에 절연막을 형성하는 단계와, 상기 전도층의 표면이 소정부분 노출되도록 상기 절연막 및 에치-스톱층을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 콘택홀 형성방법{Method for Forming Contact Hole of Semiconductor Device}

본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 소자의 특성을 향상시키는데 적당한 반도체 소자의 콘택홀 형성방법에 관한 것이다.

일반적으로 홀 에치(Hole Etch)를 원하는 위치에서 멈추게 하기 위해 에치-스톱층(Etch-stop Layer)을 많이 사용한다. 이는 주로 나이트라이드(Nitride) 등이 이용되며 그 위에 형성되는 주로 옥사이드(Oxide) 계열의 물질을 에치할 때 선택비가 크기 때문에 옥사이드 에치시 에치-스톱층에서 홀 에치가 멈추도록 조절하기가 용이하다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 콘택홀 형성방법을 설명하면 다음과 같다.

도 1a 내지 도 1c는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 반도체 기판(11)상에 소정의 폭을 갖는 전도층(Conductor)(12)을 형성하고, 상기 전도층(12)을 포함한 전면에 에치-스톱층(13)을 형성한다.

이어, 상기 에치-스톱층(13)상에 옥사이드 계열의 ILD(Inter Layer Dielectric)(14)를 형성한다.

여기서 상기 에치-스톱층(14)은 나이트라이드 계열의 물질이다.

이어, 상기 ILD(14)상에 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 포토레지스트(15)를 패터닝하여 콘택홀 영역을 정의한다.

도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 상기 에치-스톱층(13)의 표면이 소정부분 노출되도록 상기 ILD(14)를 선택적으로 제거하여 콘택홀(16)을 형성한다.

이때 상기 에치-스톱층(13)에 대한 선택비를 높게 하여 에치-스톱층(13)의에치량은 최소로 한다.

도 1c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 상기 표면이 노출된 에치-스톱층(13)을 선택적으로 제거하여 전도층(12)의 표면을 소정부분을 노출시킨다.

이때 상기 에치-스톱층(13)의 에치는 전도층(12) 및 전도층(12) 밑 또는 옆의 옥사이드의 손실을 줄이기 위해 타겟트 두께(Target Thickness)를 기준으로 최소한의 오버에치(Overetch)를 실시한다.

그러나 상기와 같은 종래의 반도체 소자의 콘택홀 형성방법은 다음과 같은 문제점이 있었다.

첫째, 에치-스톱층으로 사용되는 나이트라이드 계열의 물질은 신뢰성과 관련되는 문제점을 야기한다. 즉 전면에 형성된 나이트라이드 계열의 물질은 콘택홀을 형성하기 위한 식각 공정시 스트레스에 의해 소자 계면의 인터페이스 또는 트랩을 형성하여 소자의 특성을 변화시킨다.

둘째, 전도층을 포함한 전면에 형성된 나이트라이트 계열의 물질은 수소 어닐(Hydrogen Anneal)공정시 수소를 블록킹하는 역할을 하여 핫 케리어 면역(Hot Carrier Immunity)를 감소시켜 소자 수명 저하를 가져온다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 에치-스톱층을 필요한 영역에만 한정하여 남김으로서 에치스톱층에 의해 야기하는 스트레스 및 수소 블록킹 등을 해결하여 소자의 특성 변화 및 소자의 수명 저하를 방지하도록 한 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 전도층

23 : 에치-스톱층 24 : 제 1 포토레지스트

25 : ILD 26 : 제 2 포토레지스트

27 : 콘택홀

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택홀 형성방법은 반도체 기판상에 일정한 폭을 갖는 전도층을 형성하는 단계와, 상기 전도층을 포함한 전면에 에치-스톱층을 형성하는 단계와, 상기 전도층 및 그에 인접한 영역에만 남도록 상기 에치-스톱층을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 에치-스톱층을 포함한 전면에 절연막을 형성하는 단계와, 상기 전도층의 표면이 소정부분 노출되도록 상기 절연막 및 에치-스톱층을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(21)상에 소정의 폭을 갖는 전도층(Conductor)(22)을 형성하고, 상기 전도층(22)을 포함한 전면에 에치-스톱층(23)을 형성한다.

여기서 상기 에치-스톱층(23)은 나이트라이드 계열의 물질이다.

이어, 상기 에치-스톱층(23)상에 제 1 포토레지스트(24)를 도포한 후 노광 및 현상공정으로 상기 전도층(22) 및 그의 주위에만 남도록 패터닝한다.

한편, 상기 제 1 포토레지스트(24)를 전도층(22)의 일측 및 그에 인접한 영역에만 남도록 패터닝할 수도 있다.

도 2b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 에치-스톱층(23)을 선택적으로 제거한다.

도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(24)를 제거하고, 상기 에치-스톱층(23)을 포함한 전면에 ILD(25)를 형성한다.

이어, 상기 ILD(25)상에 제 2 포토레지스트(26)를 도포한 후, 노광 및 현상공정으로 패터닝하여 콘택홀 영역을 정의한다.

도 2d에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(26)를 마스크로 이용하여 상기 에치-스톱층(23)의 표면이 소정부분 노출되도록 상기 ILD(25)를 선택적으로 제거하여 콘택홀(27)을 형성한다.

이어, 상기 패터닝된 제 2 포토레지스트(26)를 마스크로 이용하여 상기 표면이 노출된 에치-스톱층(23)을 선택적으로 제거하여 전도층(22)의 표면을 일정부분 노출시킨다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택홀 형성방법에 있어서 에치-스톱층을 선택적으로 식각하여 필요한 영역에만 한정하여 남김으로서 콘택홀을 형성하기 위한 식각 공정시 스트레스 또는 수소 어닐 공정시 수소 블록킹 등의 문제를 해결함으로써 소자의 특성 변화 또는 소자의 수명 저하를 방지할 수 있다.

Claims (1)

1. 반도체 기판상에 일정한 폭을 갖는 전도층을 형성하는 단계;

   상기 전도층을 포함한 전면에 에치-스톱층을 형성하는 단계;

   상기 전도층 및 그에 인접한 영역에만 남도록 상기 에치-스톱층을 선택적으로 제거하는 단계;

   상기 선택적으로 제거된 에치-스톱층을 포함한 전면에 절연막을 형성하는 단계;

   상기 전도층의 표면이 소정부분 노출되도록 상기 절연막 및 에치-스톱층을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성방법.