KR100537275B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 게이트의 면적을 증가시켜 게이트의 시트 저항을 감소시키는데 적당한 반도체 소자 제조방법에 관한 것으로, 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 전면에 제 1 절연층을 형성하고, 상기 제 1 절연층상에 층간절연층을 형성하는 공정과, 상기 게이트 전극의 상부면이 노출될때까지 평탄화시키는 공정과, 상기 게이트 전극 양쪽의 층간절연막을 제거하는 공정과, 상기 제 1 절연층을 에치백하여 상기 게이트 전극 양측면의 상측부를 제외한 상기 게이트 전극 양측면에 절연측벽을 형성하는 공정과, 상기 절연측벽을 마스크로 고농도 불순물 이온주입을 실시하는 공정과, 상기 게이트 전극 상부면과 상기 절연측벽이 형성되지 않은 상기 게이트 전극 양측면의 상측부, 그리고 상기 게이트 전극 양측의 기판상에 실리사이드층을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 고속 동작을 요하는 로직(logic)에 있어서, 게이트의 시트(sheet) 저항 감소에 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
통상, 고속의 동작속도를 만족시키기 위해서는 게이트의 시트 저항을 최소화시켜야 한다. 하지만, 게이트의 시트 저항을 최소화시키기 위해서는 게이트의 면적을 증가시켜야 하는데, 이는 고집적화 추세에 비추어 볼 때 적절하지 못하다.
따라서, 고집적화를 만족시키면서 게이트의 면적의 증가, 그리고 게이트의 시트 저항(sheet)을 감소시키기 위한 기술들이 제안되었다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자 제조방법을 설명하기로 한다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)을 필드 영역(도시되지 않음)과 액티브 영역으로 정의한 후, 상기 액티브 영역의 반도체 기판(11)상에 게이트 절연막(12)과 제 1 폴리실리콘층(13)을 차례로 형성한다.
이후, 상기 제 1 폴리실리콘층(13)상에 포토레지스트(도시하지 않음)을 도포한 후, 노광 및 현상공정으로 패터닝하여 게이트 영역을 정의한다.
상기 패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 상기 제 1 폴리실리콘층(13) 및 게이트 절연막(12)을 제거하여 도 1b에 도시한 바와 같이, 게이트 전극(13a)을 형성한다.
이후, 게이트 전극(13a)을 마스크로 이용한 저농도 불순물 이온주입을 통해 게이트 전극(13a) 양측의 기판(11)내에 LDD영역(14)을 형성한다.
도 1c에 도시한 바와 같이, 게이트 전극(13a)을 포함한 전면에 제 1 절연층(15)을 증착한 후, 에치백 공정을 이용하여 도 1d에 도시된 바와 같이, 상기 게이트 전극(13a) 양측면에 절연측벽(15a)을 형성한다.
이후, 절연측벽(15a) 및 게이트 전극(13a)을 마스크로 이용한 고농도 불순물 이온주입 및 확산 공정을 통해 소오스/드레인 불순물 영역(16,17)을 형성한다.
이어서, 상기 절연측벽(15a)을 포함한 기판(11) 전면에 고융점 금속층을 형성한 후, 열처리하여 도 1e에 도시한 바와 같이, 상기 게이트 전극(13a), 그리고 소오스/드레인 불순물 영역(16,17)의 기판표면상에 실리사이드층(18)을 형성한다.
그리고, 미반응된 고융점 금속층을 제거하면, 종래 기술에 따른 반도체 소자 제조공정이 완료된다.
상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
게이트의 시트(sheet) 저항을 감소시키기 위해 게이트의 상부면에 실리사이드층을 형성하더라도 게이트의 폭이 급속히 줄어들면, 게이트의 시트(sheet) 저항을 더 이상 감소시킬 수가 없었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 게이트의 면적을 증가시켜 게이트의 시트 저항을 감소시키는데 적당한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 전면에 제 1 절연층을 형성하고, 상기 제 1 절연층상에 층간절연층을 형성하는 공정과, 상기 게이트 전극의 상부면이 노출될때까지 평탄화시키는 공정과, 상기 게이트 전극 양쪽의 층간절연막을 제거하는 공정과, 상기 제 1 절연층을 에치백하여 상기 게이트 전극 양측면의 상측부를 제외한 상기 게이트 전극 양측면에 절연측벽을 형성하는 공정과, 상기 절연측벽을 마스크로 고농도 불순물 이온주입을 실시하는 공정과, 상기 게이트 전극 상부면과 상기 절연측벽이 형성되지 않은 상기 게이트 전극 양측면의 상측부, 그리고 상기 게이트 전극 양측의 기판상에 실리사이드층을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2e는 본 발명 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)을 필드 영역과 액티브 영역으로 정의한 후, 액티브 영역의 기판(21)상에 게이트 절연막(22)과 폴리실리콘층(23)을 차례로 형성한다.
도 2b에 도시한 바와 같이, 상기 폴리실리콘층(23)상에 포토레지스트(도시하지 않음)를 도포한 후, 노광 및 현상 공정으로 패터닝하여 게이트 영역을 정의한 후, 패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 폴리실리콘층(23) 및 게이트 절연막(22)을 제거하여 게이트 전극(23a)을 형성한다.
이후, 게이트 전극(23a)을 마스크로 저농도 불순물 이온주입을 실시하여 LDD영역(24)을 형성한 후, 게이트 전극(23a)을 포함한 전면에 화학기상증착법(CVD)으로 제 1 절연층(25)을 형성한다.
이어서, 상기 제 1 절연층(25)을 포함한 전면에 층간절연층으로서, 제 2 절연층(26)을 형성한다.
이후, 도 2c에 도시한 바와 같이, 상기 게이트 전극(23a)의 상부면이 노출될때까지 화학기계적 단면연마(CMP:Chemical Mechanical Polishing)법을 이용하여 평탄화시킨다.
도 2d에 도시한 바와 같이, 게이트 전극(23a)의 양측에 존재하는 제 2 절연층(26)을 제거한 후, 상기 제 1 절연층(25)을 에치백(etchback)하여 상기 게이트 전극(23a) 양측면에 절연측벽(25a)을 형성함과 동시에 상기 LDD영역(24)상의 제 1 절연층(25)을 제거한다.
이때, 상기 제 1 절연층(25)과 게이트 전극(23a)과는 식각선택비가 크므로 상기 게이트 전극(23a)은 거의 식각되지 않는 반면에 제 1 절연층(25)은 훨씬 많이 식각되어 게이트 전극(23a)의 상부면으로부터 더 아래부분에 제 1 절연층(25)으로 이루어진 절연측벽(25a)이 형성된다.
따라서, 게이트 전극(23a)은 그 상부면과 양측면중 상측 일부가 노출되게 된다.
이후, 도 2e에 도시한 바와 같이, 상기 절연측벽(25a) 및 게이트 전극(23a)을 마스크로 이용한 고농도 불순물 이온주입 및 확산을 실시하여 소오스/드레인 불순물 영역(27,28)형성한다.
그리고 상기 절연측벽(25a) 및 게이트 전극(23a)을 포함한 전면에 고융점 금속층을 형성한 후, 열처리를 실시하여 상기 게이트 전극(23a)의 상부면, 그리고 게이트 전극(23a) 양측면의 상측 일부, 그리고 소오스/드레인 불순물 영역(27,28)의 기판 표면상에 실리사이드층(29)을 형성하면, 본 발명의 반도체 소자 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
실리사이드가 형성되는 부분을 게이트 전극의 상부면, 소오스/드레인 불순물 영역 이외에도 게이트 전극 양측면의 상측 일부분에까지 확대시켜 게이트 전극의 시트(sheet) 저항을 감소시킬 수 있는 효과가 있다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2e는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 23a : 게이트 전극
25,26 : 제 1, 제 2 절연층 25a : 절연측벽
27,28 : 소오스/드레인 불순물 영역 29 : 실리사이드층
Claims (2)
- 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,상기 게이트 전극을 포함한 전면에 제 1 절연층을 형성하고, 상기 제 1 절연층상에 층간절연층을 형성하는 공정과,상기 게이트 전극의 상부면이 노출될때까지 평탄화시키는 공정과,상기 게이트 전극 양쪽의 층간절연막을 제거하는 공정과,상기 제 1 절연층을 에치백하여 상기 게이트 전극 양측면의 상측부를 제외한 상기 게이트 전극 양측면에 절연측벽을 형성하는 공정과,상기 절연측벽을 마스크로 고농도 불순물 이온주입을 실시하는 공정과,상기 게이트 전극 상부면과 상기 절연측벽이 형성되지 않은 상기 게이트 전극 양측면의 상측부, 그리고 상기 게이트 전극 양측의 기판상에 실리사이드층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성한 후, LDD이온주입을 실시하는 공정을 더 포함함을 특징으로 하는 반도체 소자 제조방법.
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