JPH11204782A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11204782A JPH11204782A JP10002608A JP260898A JPH11204782A JP H11204782 A JPH11204782 A JP H11204782A JP 10002608 A JP10002608 A JP 10002608A JP 260898 A JP260898 A JP 260898A JP H11204782 A JPH11204782 A JP H11204782A
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Abstract
(57)【要約】 （修正有）
【課題】 酸化レートの異なる材料を用いることによっ
て、トレンチ開口部の角部の膜構造を均一な厚さとする
ことのできる半導体装置およびその製造方法を提供す
る。 【解決手段】 半導体基板２１と、半導体基板上に形成
された拡散層２２，２３と、拡散層の上に形成された第
１の絶縁膜２４と、第１の絶縁膜２４の上に形成され
た、半導体基板と拡散層よりも速い酸化速度を有するポ
リシリコン層２５と、半導体基板、拡散層、第１の絶縁
膜および速い酸化速度を有するポリシリコン層を貫いて
形成された溝部２７と、速い酸化速度を有する層と溝部
を覆う第２の絶縁膜２９とを具備する半導体装置。
て、トレンチ開口部の角部の膜構造を均一な厚さとする
ことのできる半導体装置およびその製造方法を提供す
る。 【解決手段】 半導体基板２１と、半導体基板上に形成
された拡散層２２，２３と、拡散層の上に形成された第
１の絶縁膜２４と、第１の絶縁膜２４の上に形成され
た、半導体基板と拡散層よりも速い酸化速度を有するポ
リシリコン層２５と、半導体基板、拡散層、第１の絶縁
膜および速い酸化速度を有するポリシリコン層を貫いて
形成された溝部２７と、速い酸化速度を有する層と溝部
を覆う第２の絶縁膜２９とを具備する半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、溝部を有する半導
体装置およびその製造方法に係わり、特に、トレンチ溝
部の開口部の角部を酸化レートの異なる材料により構成
してなるトランジスタおよびその製造方法に関する。
体装置およびその製造方法に係わり、特に、トレンチ溝
部の開口部の角部を酸化レートの異なる材料により構成
してなるトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】トランジスタなどの半導体装置を、微細
加工技術により高密度に集積させた高集積回路におい
て、さらなる高集積化および高い駆動能力が求められて
いる。
加工技術により高密度に集積させた高集積回路におい
て、さらなる高集積化および高い駆動能力が求められて
いる。
【０００３】近年、中でも注目されているのがトレンチ
（溝）を有する半導体装置である。ゲートをトレンチ構
造にすると、基板上のゲート部分の占有面積を狭くする
ことができ、その結果電流値の大きな、性能の良い高集
積化回路が実現される。
（溝）を有する半導体装置である。ゲートをトレンチ構
造にすると、基板上のゲート部分の占有面積を狭くする
ことができ、その結果電流値の大きな、性能の良い高集
積化回路が実現される。
【０００４】しかし、このトレンチ構造には、トレンチ
開口部の角部のゲート酸化膜が、他の膜部分に比べて薄
くなるという問題があった。これは、ゲート酸化膜の熱
酸化により、膜の面方位が変化して膜の成長の仕方が異
なることに起因している。トランジスタの製造工程にお
いて、ゲート酸化膜の酸化のためには１０００℃程度の
温度が必要であるため、これは不可避の問題であった。
トレンチ開口部の角部のゲート酸化膜が、他の膜部分に
比べて薄くなると、角部に発生する強電界で破損してし
まう恐れがある。
開口部の角部のゲート酸化膜が、他の膜部分に比べて薄
くなるという問題があった。これは、ゲート酸化膜の熱
酸化により、膜の面方位が変化して膜の成長の仕方が異
なることに起因している。トランジスタの製造工程にお
いて、ゲート酸化膜の酸化のためには１０００℃程度の
温度が必要であるため、これは不可避の問題であった。
トレンチ開口部の角部のゲート酸化膜が、他の膜部分に
比べて薄くなると、角部に発生する強電界で破損してし
まう恐れがある。
【０００５】１０００℃より高い温度で処理すれば、ト
レンチ開口部の角部も含めゲート酸化膜全体にわたって
均一な膜が得られるが、１０００℃を超えた温度で処理
すると、不純物拡散層における拡散が進みすぎてしまう
という新たな問題が生じる。ここで、従来のトレンチ構
造の半導体装置およびその製造方法を図１〜５を参照し
て説明する。
レンチ開口部の角部も含めゲート酸化膜全体にわたって
均一な膜が得られるが、１０００℃を超えた温度で処理
すると、不純物拡散層における拡散が進みすぎてしまう
という新たな問題が生じる。ここで、従来のトレンチ構
造の半導体装置およびその製造方法を図１〜５を参照し
て説明する。
【０００６】図１は、ゲート電極引き出し部１、ソース
２およびトレンチ３からなる従来の半導体装置の平面図
である。図２は、図１のA-A'断面図、図３はB-B'断面図
であり、ゲート電極引き出し部１、ソース２の他、半導
体基板（ドレイン）４、ベース５、ゲート膜６およびゲ
ート電極７が図示されている。
２およびトレンチ３からなる従来の半導体装置の平面図
である。図２は、図１のA-A'断面図、図３はB-B'断面図
であり、ゲート電極引き出し部１、ソース２の他、半導
体基板（ドレイン）４、ベース５、ゲート膜６およびゲ
ート電極７が図示されている。
【０００７】図４に従来のトレンチ構造の半導体装置の
製造工程を示す。図４（ａ）は、シリコン基板（ドレイ
ン）１１の上にベース１２、ソース１３および熱酸化膜
１４を形成した図である。図４（ｂ）において、熱酸化
膜１４の上にトレンチエッチングのためのトレンチマス
ク材１５を形成している。図４（ｃ）は、エッチングに
より半導体基板にトレンチ１６が形成され、熱酸化膜１
４およびマスク材１５が除去された状態である。図４
（ｄ）において、トレンチ１６、ベース１２およびソー
ス１３に沿ってゲート膜が形成され、その上にゲート電
極１８が形成されている。
製造工程を示す。図４（ａ）は、シリコン基板（ドレイ
ン）１１の上にベース１２、ソース１３および熱酸化膜
１４を形成した図である。図４（ｂ）において、熱酸化
膜１４の上にトレンチエッチングのためのトレンチマス
ク材１５を形成している。図４（ｃ）は、エッチングに
より半導体基板にトレンチ１６が形成され、熱酸化膜１
４およびマスク材１５が除去された状態である。図４
（ｄ）において、トレンチ１６、ベース１２およびソー
ス１３に沿ってゲート膜が形成され、その上にゲート電
極１８が形成されている。
【０００８】図５は、従来の半導体装置におけるトレン
チ構造の拡大断面図である。図５からわかるように、ト
レンチ開口面の両角部において、ゲート膜が切り込みが
入ったように薄くなっている。このようにゲート膜が薄
くなった尖り部分１９は電界が集中し易く、ゲート耐圧
が低下する。
チ構造の拡大断面図である。図５からわかるように、ト
レンチ開口面の両角部において、ゲート膜が切り込みが
入ったように薄くなっている。このようにゲート膜が薄
くなった尖り部分１９は電界が集中し易く、ゲート耐圧
が低下する。
【０００９】このようなトレンチ構造における問題点を
解決すべく種々の試みがなされている。
解決すべく種々の試みがなされている。
【００１０】例えば、特開平７−２４９７６８号公報に
は、トレンチ側壁上端コーナー部を増殖酸化させること
により厚くした装置が開示されている。特開平５−４７
９１９号公報には、トレンチ溝の素子形成領域のエッジ
部分にまるみをもたせた装置が開示されている。また、
特開平７−３２６７３８号公報には、トレンチ上部のコ
ーナー部分をゲート電極が覆わない構造が開示されてい
る。さらに、特開平２−１１３５４８号公報には、ゲー
ト電極直下に、段差を設け、その段差に酸化膜のサイド
ウォールを形成した構造が開示されている。
は、トレンチ側壁上端コーナー部を増殖酸化させること
により厚くした装置が開示されている。特開平５−４７
９１９号公報には、トレンチ溝の素子形成領域のエッジ
部分にまるみをもたせた装置が開示されている。また、
特開平７−３２６７３８号公報には、トレンチ上部のコ
ーナー部分をゲート電極が覆わない構造が開示されてい
る。さらに、特開平２−１１３５４８号公報には、ゲー
ト電極直下に、段差を設け、その段差に酸化膜のサイド
ウォールを形成した構造が開示されている。
【００１１】しかし、これらは製造工程が複雑であった
り、ゲート膜の尖り部分の厚さを信頼性高く製造するに
は不十分であった。
り、ゲート膜の尖り部分の厚さを信頼性高く製造するに
は不十分であった。
【００１２】
【発明が解決しようとする課題】以上のように、トレン
チ開口部の角部分においてもゲート膜に尖りが生じない
構造の半導体装置が必要とされていた。
チ開口部の角部分においてもゲート膜に尖りが生じない
構造の半導体装置が必要とされていた。
【００１３】従って、本発明の目的は、酸化レートの異
なる材料を用いることによって、トレンチ開口部の角部
の膜構造を均一な厚さとすることのできる半導体装置お
よびその製造方法を提供することである。
なる材料を用いることによって、トレンチ開口部の角部
の膜構造を均一な厚さとすることのできる半導体装置お
よびその製造方法を提供することである。
【００１４】また、本発明の他の目的は、酸化レートの
異なる材料において、酸化レートの差をより大きくする
ために、酸化レートの速い材料に不純物を充填して、よ
り信頼性の高いトレンチ側壁上端角部構造を有する半導
体装置およびその製造方法を提供することである。
異なる材料において、酸化レートの差をより大きくする
ために、酸化レートの速い材料に不純物を充填して、よ
り信頼性の高いトレンチ側壁上端角部構造を有する半導
体装置およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、半導体基板上に形成された拡散層と、拡
散層の上に形成された第１の絶縁膜と、第１の絶縁膜の
上に形成された、半導体基板と拡散層よりも速い酸化速
度を有する層と、半導体基板、拡散層、第１の絶縁膜お
よび速い酸化速度を有する層を貫いて形成された溝部
と、速い酸化速度を有する層と溝部を覆う第２の絶縁膜
とを具備することを特徴としている。
半導体基板と、半導体基板上に形成された拡散層と、拡
散層の上に形成された第１の絶縁膜と、第１の絶縁膜の
上に形成された、半導体基板と拡散層よりも速い酸化速
度を有する層と、半導体基板、拡散層、第１の絶縁膜お
よび速い酸化速度を有する層を貫いて形成された溝部
と、速い酸化速度を有する層と溝部を覆う第２の絶縁膜
とを具備することを特徴としている。
【００１６】また、本発明の半導体装置の製造方法によ
れば、半導体基板上に拡散層を形成する工程と、拡散層
上に第１の絶縁膜を形成する工程と、絶縁膜上に半導体
基板および拡散層よりも速い酸化速度を有する層を形成
する工程と、半導体基板、拡散層、第１の絶縁膜および
速い酸化速度を有する層を貫いて溝部を形成する工程
と、速い酸化速度を有する層と溝部を第２の絶縁膜で覆
う工程と、第２の絶縁膜上に電極を形成する工程とを含
むことを特徴としている。
れば、半導体基板上に拡散層を形成する工程と、拡散層
上に第１の絶縁膜を形成する工程と、絶縁膜上に半導体
基板および拡散層よりも速い酸化速度を有する層を形成
する工程と、半導体基板、拡散層、第１の絶縁膜および
速い酸化速度を有する層を貫いて溝部を形成する工程
と、速い酸化速度を有する層と溝部を第２の絶縁膜で覆
う工程と、第２の絶縁膜上に電極を形成する工程とを含
むことを特徴としている。
【００１７】本発明の半導体装置およびその製造方法に
おいて、拡散層は、ベース層およびソース層からなる。
おいて、拡散層は、ベース層およびソース層からなる。
【００１８】また、本発明の半導体装置およびその製造
方法における第２の絶縁膜は、速い酸化速度を有する層
と溝部を実質的に全体を連続して覆っている。
方法における第２の絶縁膜は、速い酸化速度を有する層
と溝部を実質的に全体を連続して覆っている。
【００１９】本発明の一実施例によれば、半導体基板は
シリコンであり、半導体基板および拡散層よりも速い酸
化速度を有する材料はポリシリコンである。また、この
ポリシリコンに不純物を添加してもよい。
シリコンであり、半導体基板および拡散層よりも速い酸
化速度を有する材料はポリシリコンである。また、この
ポリシリコンに不純物を添加してもよい。
【００２０】本発明によれば、半導体基板および拡散層
よりも酸化速度の速い材料を、半導体基板の上に存在さ
せることにより、溝部の側壁上端角部を嵩高い構造とす
ることが可能となり、従来のように角部の絶縁膜が薄く
なることを防ぐことができる。
よりも酸化速度の速い材料を、半導体基板の上に存在さ
せることにより、溝部の側壁上端角部を嵩高い構造とす
ることが可能となり、従来のように角部の絶縁膜が薄く
なることを防ぐことができる。
【００２１】本発明によれば、基板エッチングの後、ト
レンチ（溝部）の酸化により、トレンチ内部の基板と拡
散層部分にはＳｉＯ２膜（第２の絶縁膜）が、ポリシリ
コン上部とトレンチ内部のポリシリコンにポリシリコン
酸化膜（第２の絶縁膜）が形成される。このポリシリコ
ンの酸化レートがシリコンよりも速いため、このような
嵩高い積層構造を実現することができる。
レンチ（溝部）の酸化により、トレンチ内部の基板と拡
散層部分にはＳｉＯ２膜（第２の絶縁膜）が、ポリシリ
コン上部とトレンチ内部のポリシリコンにポリシリコン
酸化膜（第２の絶縁膜）が形成される。このポリシリコ
ンの酸化レートがシリコンよりも速いため、このような
嵩高い積層構造を実現することができる。
【００２２】一般に、酸化レートは、その物質の濃度が
高くなると速くなる。したがって、不純物を添加するこ
とで酸化レートを高めることができる。
高くなると速くなる。したがって、不純物を添加するこ
とで酸化レートを高めることができる。
【００２３】不純物を添加することで得られる層厚は、
不純物を添加しない場合に比べて数十ｎｍ増大する。
不純物を添加しない場合に比べて数十ｎｍ増大する。
【００２４】不純物としては、ｐ型であれば、ホウ素
等、ｎ型であれば砒素、アンチモン、りん等通常の不純
物が挙げられる。不純物を添加することで、トレンチ開
口部の角部を精度良く嵩高いものとすることができる。
これら不純物の充填割合は、１０20ｃｍ-3程度である。
等、ｎ型であれば砒素、アンチモン、りん等通常の不純
物が挙げられる。不純物を添加することで、トレンチ開
口部の角部を精度良く嵩高いものとすることができる。
これら不純物の充填割合は、１０20ｃｍ-3程度である。
【００２５】また、現在マスク材として多用されている
ＳｉＯ２は熱酸化膜（第１の絶縁膜）の材料でもあるた
め、マスク材除去時にこの熱酸化膜の一部も除去されて
しまった。
ＳｉＯ２は熱酸化膜（第１の絶縁膜）の材料でもあるた
め、マスク材除去時にこの熱酸化膜の一部も除去されて
しまった。
【００２６】しかしながら、本発明の半導体装置によれ
ば、熱酸化膜の上にさらに層を設けているため、熱酸化
膜の厚さがマスク除去により損なわれることを防ぐとい
う効果も得られ、熱酸化膜がトレンチ開口部の絶縁膜厚
をかせぐことに利用できる。
ば、熱酸化膜の上にさらに層を設けているため、熱酸化
膜の厚さがマスク除去により損なわれることを防ぐとい
う効果も得られ、熱酸化膜がトレンチ開口部の絶縁膜厚
をかせぐことに利用できる。
【００２７】本発明の構造および製造方法は、トレンチ
溝を有する半導体装置であれば適用でき、それ以外の形
状の制約は特にない。例えば、従来あるような図１１に
示す片側のみを引き出した形状にしてもよい。また、Ｍ
ＯＳ−ＦＥＴばかりでなく、半導体基板の裏面全面にｐ
型層を形成したｎ型半導体基板を用いればＩＧＢＴ（絶
縁ゲート型バイポーラトランジスタ）にも適用すること
ができる。
溝を有する半導体装置であれば適用でき、それ以外の形
状の制約は特にない。例えば、従来あるような図１１に
示す片側のみを引き出した形状にしてもよい。また、Ｍ
ＯＳ−ＦＥＴばかりでなく、半導体基板の裏面全面にｐ
型層を形成したｎ型半導体基板を用いればＩＧＢＴ（絶
縁ゲート型バイポーラトランジスタ）にも適用すること
ができる。
【００２８】
【発明の実施の形態】本発明の半導体装置について図６
〜９を用いて説明する。
〜９を用いて説明する。
【００２９】図６は本発明の半導体装置の平面図であ
り、ゲート電極引き出し部３１、ポリシリコン酸化膜２
９、トレンチ２７およびソース２３からなる。
り、ゲート電極引き出し部３１、ポリシリコン酸化膜２
９、トレンチ２７およびソース２３からなる。
【００３０】図７に、本発明の一実施例による半導体装
置の製造工程を示す。
置の製造工程を示す。
【００３１】図７（ａ）において、半導体基板（ドレイ
ン）２１の上にベース２２、ソース２３、熱酸化膜２４
およびポリシリコン２５が形成されている。図７（ｂ）
において、ポリシリコン２５の上にトレンチエッチング
のためのトレンチマスク材２６が形成されている。図７
（ｃ）は、エッチングにより、半導体基板にトレンチ２
７が形成され、マスク材２６が除去された状態である。
図７（ｄ）において、ポリシリコン２５の上とトレンチ
形成部分にポリシリコン酸化膜２９が形成され、トレン
チ２７にはゲート膜２８が形成されており、ゲート電極
３０が埋め込まれている。
ン）２１の上にベース２２、ソース２３、熱酸化膜２４
およびポリシリコン２５が形成されている。図７（ｂ）
において、ポリシリコン２５の上にトレンチエッチング
のためのトレンチマスク材２６が形成されている。図７
（ｃ）は、エッチングにより、半導体基板にトレンチ２
７が形成され、マスク材２６が除去された状態である。
図７（ｄ）において、ポリシリコン２５の上とトレンチ
形成部分にポリシリコン酸化膜２９が形成され、トレン
チ２７にはゲート膜２８が形成されており、ゲート電極
３０が埋め込まれている。
【００３２】図８は、本発明の半導体装置におけるトレ
ンチ構造の拡大断面図である。図８からわかるように、
ゲート膜２８および熱酸化膜２４の上にポリシリコン２
５とポリシリコン酸化膜２９がさらに積層しているた
め、トレンチ開口面の両角部は薄くなることなく、他の
部分と同一の厚さを保っている。
ンチ構造の拡大断面図である。図８からわかるように、
ゲート膜２８および熱酸化膜２４の上にポリシリコン２
５とポリシリコン酸化膜２９がさらに積層しているた
め、トレンチ開口面の両角部は薄くなることなく、他の
部分と同一の厚さを保っている。
【００３３】ゲート膜２８の厚さは約１００ｎｍ、熱酸
化膜２４の厚さは１００〜２００ｎｍ、ポリシリコンの
厚さは５００ｎｍ以上、ポリシリコン酸化膜２９の厚さ
は１００ｎｍ以上である。
化膜２４の厚さは１００〜２００ｎｍ、ポリシリコンの
厚さは５００ｎｍ以上、ポリシリコン酸化膜２９の厚さ
は１００ｎｍ以上である。
【００３４】以下、本発明の半導体装置の製造方法につ
いて具体的に説明する。
いて具体的に説明する。
【００３５】［実施例１］まず、図７（ａ）のように、
シリコン半導体基板（ドレイン）２１の上にｐ＋型ベー
ス拡散層２２を４０００ｎｍの厚さで、ｎ＋型ソース拡
散層２３を３００ｎｍの厚さで、第１の絶縁膜としてＳ
ｉＯ２熱酸化膜２４を１５０ｎｍの厚さで、さらにシリ
コン基板および両拡散層より酸化レートの速い材料とし
てポリシリコン２５を５００ｎｍの厚さで、例えばＣＶ
Ｄ法により堆積させる。
シリコン半導体基板（ドレイン）２１の上にｐ＋型ベー
ス拡散層２２を４０００ｎｍの厚さで、ｎ＋型ソース拡
散層２３を３００ｎｍの厚さで、第１の絶縁膜としてＳ
ｉＯ２熱酸化膜２４を１５０ｎｍの厚さで、さらにシリ
コン基板および両拡散層より酸化レートの速い材料とし
てポリシリコン２５を５００ｎｍの厚さで、例えばＣＶ
Ｄ法により堆積させる。
【００３６】次に、図７（ｂ）に示すように、ポリシリ
コン２５の上にトレンチエッチングのためのＳｉＯ２ト
レンチマスク材２６をＣＶＤ法により形成する。
コン２５の上にトレンチエッチングのためのＳｉＯ２ト
レンチマスク材２６をＣＶＤ法により形成する。
【００３７】図７（ｃ）に示すように、ＳｉＯ２トレン
チマスク材２６パターニングと同時にポリシリコン２５
とＳｉＯ２熱酸化膜２４を反応性イオンエッチング等に
よりエッチングして、トレンチ２７を形成する。トレン
チの幅は約１，０００ｎｍ、深さは約４，０００〜６，
０００ｎｍとする。トレンチの後処理を施した後、マス
ク材２６を除去する。
チマスク材２６パターニングと同時にポリシリコン２５
とＳｉＯ２熱酸化膜２４を反応性イオンエッチング等に
よりエッチングして、トレンチ２７を形成する。トレン
チの幅は約１，０００ｎｍ、深さは約４，０００〜６，
０００ｎｍとする。トレンチの後処理を施した後、マス
ク材２６を除去する。
【００３８】さらに、酸化処理を施し、図７（ｄ）に示
すように、トレンチ２７には厚さ１００ｎｍのゲート膜
２８、ポリシリコン２５を覆うようにして厚さ１５０ｎ
ｍのポリシリコン酸化膜２９が形成される。このとき、
ポリシリコンの酸化レートが基板２１、ベース２２およ
びソース２３のバルクシリコンよりも速いため、この積
層構造が実現される。ゲート膜２８およびポリシリコン
酸化膜２９の上に、ゲート電極３０を形成し、ゲート電
極の引き出し部をパターニングする。
すように、トレンチ２７には厚さ１００ｎｍのゲート膜
２８、ポリシリコン２５を覆うようにして厚さ１５０ｎ
ｍのポリシリコン酸化膜２９が形成される。このとき、
ポリシリコンの酸化レートが基板２１、ベース２２およ
びソース２３のバルクシリコンよりも速いため、この積
層構造が実現される。ゲート膜２８およびポリシリコン
酸化膜２９の上に、ゲート電極３０を形成し、ゲート電
極の引き出し部をパターニングする。
【００３９】この後、図示しないが、素子の全面にＣＶ
Ｄ層を堆積し、このＣＶＤ層をリソグラフィー法により
エッチングして、コンタクトをとるための開口を開け、
Ａｌ金属等によりソース電極を形成し、さらにパッシベ
ーション層を堆積させる等によって、トランジスタを構
成する。
Ｄ層を堆積し、このＣＶＤ層をリソグラフィー法により
エッチングして、コンタクトをとるための開口を開け、
Ａｌ金属等によりソース電極を形成し、さらにパッシベ
ーション層を堆積させる等によって、トランジスタを構
成する。
【００４０】［実施例２］図９を参照して本発明の変形
実施例である不純物を充填した半導体装置について説明
する。
実施例である不純物を充填した半導体装置について説明
する。
【００４１】図９（ａ）に示すように、シリコン基板４
１の上に、ＳｉＯ２酸化膜４２を１５０ｎｍの厚さで堆
積し、その上にポリシリコン４３を５００ｎｍの厚さで
堆積させる。
１の上に、ＳｉＯ２酸化膜４２を１５０ｎｍの厚さで堆
積し、その上にポリシリコン４３を５００ｎｍの厚さで
堆積させる。
【００４２】次に、図９（ｂ）に示すように、ゲート電
極引き出し領域にポリシリコン４３が残るようにしてパ
ターニングを行う。
極引き出し領域にポリシリコン４３が残るようにしてパ
ターニングを行う。
【００４３】さらに図９（ｃ）に示すように、シリコン
基板４１の表面にボロンを注入し、拡散させてベース層
４４を形成する。この際、同時にポリシリコン層にもボ
ロンを拡散する。
基板４１の表面にボロンを注入し、拡散させてベース層
４４を形成する。この際、同時にポリシリコン層にもボ
ロンを拡散する。
【００４４】最後に図９（ｄ）に示すように、ＳｉＯ２
酸化膜４２を選択的にエッチングして、ベース層４４に
砒素を注入し、拡散させてソース層を形成する。
酸化膜４２を選択的にエッチングして、ベース層４４に
砒素を注入し、拡散させてソース層を形成する。
【００４５】この後、前述のようにトレンチを形成させ
て、半導体装置を完成させる。
て、半導体装置を完成させる。
【００４６】実施例１および２、従来例のゲート耐量を
測定した。１００μＡ／ｃｍ2 となるような電圧をかけ
て、ゲート膜厚で規格化して測定した。
測定した。１００μＡ／ｃｍ2 となるような電圧をかけ
て、ゲート膜厚で規格化して測定した。
【００４７】図１０の結果から明らかなように、実施例
１および２のゲート耐量は、従来例に比べ実施例１では
４５％、実施例２では６３％増大した。
１および２のゲート耐量は、従来例に比べ実施例１では
４５％、実施例２では６３％増大した。
【００４８】
【発明の効果】本発明によれば、酸化レートの異なる材
料を用いるだけで、トレンチ開口部の角部を嵩高くする
ことができ、この角部の膜厚が他の膜部分より薄くなる
ことを防止することができる。これにより、ゲート耐量
の低下を防ぐことができ、優れた性能を有する半導体装
置が実現される。また、ポリシリコンに不純物を拡散さ
せることにより、さらにポリシリコン酸化膜を厚くする
ことができ、ゲート耐量のマージンをより一層向上させ
ることができる。
料を用いるだけで、トレンチ開口部の角部を嵩高くする
ことができ、この角部の膜厚が他の膜部分より薄くなる
ことを防止することができる。これにより、ゲート耐量
の低下を防ぐことができ、優れた性能を有する半導体装
置が実現される。また、ポリシリコンに不純物を拡散さ
せることにより、さらにポリシリコン酸化膜を厚くする
ことができ、ゲート耐量のマージンをより一層向上させ
ることができる。
【図１】 従来の半導体装置の平面図。
【図２】 図１のA-A'断面図。
【図３】 図１のB-B'断面図。
【図４】 従来の半導体装置の製造工程を示すB-B'断面
図。
図。
【図５】 従来の半導体装置におけるトレンチ部分の拡
大断面図。
大断面図。
【図６】 本発明の一実施例の半導体装置の平面図。
【図７】 本発明の一実施例の半導体装置の製造工程を
示すC-C'断面図。
示すC-C'断面図。
【図８】 本発明の半導体装置におけるトレンチ部分の
拡大断面図。
拡大断面図。
【図９】 本発明の他の実施例の半導体装置の製造工程
を示すD-D'断面図。
を示すD-D'断面図。
【図１０】 従来の半導体装置と本発明の半導体装置の
ゲート耐量を比較して示したグラフ。
ゲート耐量を比較して示したグラフ。
【図１１】 本発明の変形実施例の半導体装置における
トレンチ部分の拡大断面図。
トレンチ部分の拡大断面図。
１…ゲート電極引き出し部、２…ソース、３…トレン
チ、４…半導体基板（ドレイン）、５…ベース、６…ゲ
ート膜、７…ゲート電極、１１…半導体基板（ドレイ
ン）、１２…ベース、１３…ソース、１４…熱酸化膜、
１５…マスク材、１６…トレンチ、１７…ゲート膜、１
８…ゲート電極、１９…ゲート膜の尖り、２１…半導体
基板（ドレイン）、２２…ベース、２３…ソース、２４
…熱酸化膜、２５…ポリシリコン、２６…マスク材、２
７…トレンチ、２８…ゲート膜、２９…ポリシリコン酸
化膜、３０…ゲート電極、３１…ゲート電極引き出し
部、４１…半導体基板（ドレイン）、４２…熱酸化膜、
４３…ポリシリコン、４４…ベース、４５…ソース
チ、４…半導体基板（ドレイン）、５…ベース、６…ゲ
ート膜、７…ゲート電極、１１…半導体基板（ドレイ
ン）、１２…ベース、１３…ソース、１４…熱酸化膜、
１５…マスク材、１６…トレンチ、１７…ゲート膜、１
８…ゲート電極、１９…ゲート膜の尖り、２１…半導体
基板（ドレイン）、２２…ベース、２３…ソース、２４
…熱酸化膜、２５…ポリシリコン、２６…マスク材、２
７…トレンチ、２８…ゲート膜、２９…ポリシリコン酸
化膜、３０…ゲート電極、３１…ゲート電極引き出し
部、４１…半導体基板（ドレイン）、４２…熱酸化膜、
４３…ポリシリコン、４４…ベース、４５…ソース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬場 嘉朗 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (5)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
された拡散層と、前記拡散層の上に形成された第１の絶
縁膜と、前記第１の絶縁膜の上に形成された、前記半導
体基板と前記拡散層よりも速い酸化速度を有する層と、
前記半導体基板、前記拡散層、前記第１の絶縁膜および
前記速い酸化速度を有する層を貫いて形成された溝部
と、前記速い酸化速度を有する層と前記溝部を覆う第２
の絶縁膜とを具備することを特徴とする半導体装置。 - 【請求項２】 前記半導体基板および前記拡散層よりも
速い酸化速度を有する層が、実質的にポリシリコンから
なることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に拡散層を形成する工程
と、前記拡散層上に第１の絶縁膜を形成する工程と、前
記絶縁膜上に前記半導体基板および前記拡散層よりも速
い酸化速度を有する層を形成する工程と、前記半導体基
板、前記拡散層、前記第１の絶縁膜および前記速い酸化
速度を有する層を貫いて、溝部を形成する工程と、前記
速い酸化速度を有する層と前記溝部を第２の絶縁膜で覆
う工程と、前記第２の絶縁膜上に電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記半導体基板および前記拡散層よりも
速い酸化速度を有する層が、実質的にポリシリコンから
なることを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項５】 前記ポリシリコンに不純物を添加するこ
とを特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002608A JPH11204782A (ja) | 1998-01-08 | 1998-01-08 | 半導体装置およびその製造方法 |
| US09/226,720 US6239464B1 (en) | 1998-01-08 | 1999-01-07 | Semiconductor gate trench with covered open ends |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002608A JPH11204782A (ja) | 1998-01-08 | 1998-01-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204782A true JPH11204782A (ja) | 1999-07-30 |
Family
ID=11534121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10002608A Pending JPH11204782A (ja) | 1998-01-08 | 1998-01-08 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6239464B1 (ja) |
| JP (1) | JPH11204782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015133516A (ja) * | 2015-03-18 | 2015-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
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| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6713813B2 (en) | 2001-01-30 | 2004-03-30 | Fairchild Semiconductor Corporation | Field effect transistor having a lateral depletion structure |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
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| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
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- 1998-01-08 JP JP10002608A patent/JPH11204782A/ja active Pending
-
1999
- 1999-01-07 US US09/226,720 patent/US6239464B1/en not_active Expired - Fee Related
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|---|---|
| US6239464B1 (en) | 2001-05-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |