KR0144882B1

KR0144882B1 - 이중-확산 모스 전계 트랜지스터의 제조방법

Info

Publication number: KR0144882B1
Application number: KR1019950020389A
Authority: KR
Inventors: 이태복
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-07-11
Filing date: 1995-07-11
Publication date: 1998-07-01
Also published as: KR970008579A

Abstract

신규한 이중-확산 모스 전계 트랜지스터의 제조방법이 개시되어 있다. 제1도전형의 반도체기판 상에 제1도전형의 에피택시얼층을 형성한 후, 그 위에 게이트산화막을 개재하고 그 상부가 제1절연층으로 캡핑되는 다수의 게이트를 형성한다. 게이트 사이의 에피택시얼층 표면에 제2도전형의 바디영역을 형성한 후, 결과물 상에 제1, 제2 및 제3물질층을 차례로 형성한다. 제2물질층이 노출될 때까지 제3물질층을 식각하고, 남아있는 제3물질층을 마스크로 하여 제2물질층을 식각한다. 제3물질층을 제거한 후, 남아있는 제2물질층을 마스크로 하여 제1물질층을 식각한다. 게이트와 남아있는 제2물질층을 마스크로 하여 제1물질층을 식각한다. 게이트와 남아있는 제2 및 제1물질층을 마스크로 하여 제1도전형의 소오스영역을 형성한다. 남아있는 제1물질층을 마스크로 하여 열산화 공정을 실시하여 소오스영역의 상부에 산화막을 형성한다. 제1물질층을 제거한 후, 산화막을 마스크로 하여 바디콘택을 위한 제2도전형의 불순물영역을 형성한다. 단순화된 공정으로 자기정렬 이중-확산 모스 전계 트랜지스터를 구현할 수 있다.

Description

이중-확산 모스 전계 트랜지스터(DMOS)의 제조방법

제1a도 내지 제1d도는 종래방법에 의한 DMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들.

제2a도 내지 제2f도는 본 발명에 의한 DMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들.

* 도면의 주요 부분에 대한 부호의 설명

101,201:반도체기판 102:에피택시얼층

103,202:게이트산화막 104,203:게이트

105:제1절연층 106:P^-바디영역

107,108,109:제1,제2 및 제3물질층110:N⁺소오스영역

111:스페이서 112:P형 영역

115:P⁺영역 116:제2절연층

117,208:제1금속패턴

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 이중-확산 모스 전계 트랜지스터(double diffused metal oxide semiconductor field effect transistor; 이하 DMOS 트랜지스터라 한다)의 제조방법에 관한 것이다.

최근, 반도체기술의 추세는 파워(power) 반도체소자들을 고밀도로써 집적시키고자 하는 것이다. 이를 위해, 소자 도전영역들의 매우 작은 도형적 배치(geometry)의 임계 정렬(critical alignment)를 제공하는 것이 필요하다. 따라서, 엄격한 임계 정렬을 위한 별도의 마스킹 단계가 사용되어 왔으며, 이것은 수율(yield)을 저하시킬 뿐만 아니라 제조시간과 비용을 추가시킨다. 통상적인 DMOS 트랜지스터에서는, 고해상도(high resolution)를 얻기 위해 6개 이상의 마스킹 단계가 요구된다.

미합중국 특허공보 제4,716,126호에는 자기정렬 형상을 갖는 고밀도의 DMOS 트랜지스터 제조방법을 단순화시키고 고해상도의 마스킹 단계를 제거할 수 있는 방법이 개시되어 있다. 상기한 DMOS 트랜지스터의 제조방법을 첨부도면 제1a도 내지 제1d도를 참조하여 설명하고자 한다.

제1a도를 참조하면, N⁺형 반도체기판(도시되지 않음)상에 N^-형의 에피택시얼층(201)을 성장시킨 후, 그 위에 게이트산화막(202), 폴리실리콘 게이트(203), 및 제1산화막(204)을 차례로 형성한다. 이어서, 제1마스킹 공정을 실시하여 상기 제1산화막(204), 게이트(203) 및 게이트산화막(202)을 차례로 식각함으로써, 상기 게이트 영역들 사이에 제1윈도우(213)를 개구시킨다. 다음에, 상기 결과물 상에 질소(nitrogen:N₂)를 이온주입한 후, 고온 열처리 공정을 실시한다. 그 결과, 상기 이온주입된 질소는 산화 저지제(retardant) 또는 억제제(inhibitor)로서 작용하게 된다. 이어서, 상기 결과물 상에 열적산화공정을 실시한다. 이때, 상기 게이트 영역의 수직 측벽(211) 상에서 산화물이 성장하는 동안, 제1 윈도우 부위(213)의 노출된 기판 표면에서는 이온주입된 질소로 인해 산화물의 성장이 억제된다. 그 결과, 상기 게이트 영역의 각 측벽(211) 상에는 비교적 두꺼운 제2산화막(205)이 형성되고, 제1 윈도우 부위(213)의 노출된 표면 상에는 매우 얇은 패드 산화막(212)이 형성된다. 다음에, P형 불순물, 예컨대 보론(boron; B)을 이온주입하여, 상기 제1 윈도우 부위(213)의 표면에 P^-영역을 형성한다.

제1b도를 참조하면, 상기 결과물 상에 실리콘질화막(206)을 형성한 후, 제2 마스킹 공정을 실시하여 상기 실리콘질화막(206)을 식각함으로써 제2 윈도우(214)를 개구시킨다. 이어서, 상기 제2 윈도우(214)를 통해 P형 불순물, 예컨대 보론(B)을 이온주입하여 P⁺영역을 형성한다.

제1c도를 참조하면, 상기 실리콘질화막(206)을 산화방지 마스크로 사용하여 열적 산화공정을 실시한다. 그 결과, 상기 P+ 영역의 상부에 국부적인 산화 플러그(207)가 형성되며, 상기 P^-및 P⁺영역들은 기판(201) 속으로 더욱 확산된다. 이어서, 상기 실리콘질화막(206)을 제거한 후, 자기정렬 방식으로 N⁺소오스영역을 형성한다.

제1d도를 참조하면, 제3 마스킹 공정으로 상기 산화 플러그(207)를 제거함과 동시에, 게이트콘택(G) 및 소오스콘택(S)을 위한 식각공정을 실시한다. 이어서, 상기 결과물 상에 금속층을 형성한 후, 이를 제4 마스킹 공정으로 패터닝함으로써, 상기 게이트콘택(G) 및 소오스콘택(S) 상에 제1 금속패턴(208)을 형성한다. 다음에, 상기 제1금속패턴(208)이 형성된 결과물 상에 보호층(passivation layer; 209)을 적층함으로써, DMOS 트랜지스터를 제조한다.

상술한 종래방법에 의하면, 상기 폴리실리콘 게이트의 측벽 상에 자기정렬되는 산화막을 제공함으로써 임계 정렬의 마스킹 단계를 제거할 수 있다. 그러나, 상기 자기정렬되는 산화막을 형성하기 위해 고농도의 질소 이온주입 공정이 필요하고, 전체적으로 네번의 마스킹 단계가 요구된다.

따라서, 본 발명의 목적은 종래방법보다 마스킹 단계를 줄여서 더욱 단순화된 공정을 달성할 수 있는 자기정렬 DMOS 트랜지스터의 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은,

제1 도전형의 반도체기판 상에 제1 도전형의 에피택시얼층을 형성하는 단계;

상기 제1도전형의 에피택시얼층 상에, 게이트산화막을 개재하고 그 상부가 제1 절연층으로 캡핑되는 다수의 게이트를 형성하는 단계;

상기 게이트 사이의 상기 에피택시얼층 표면에 제2 도전형의 바디영역을 형성하는 단계;

상기 결과물 상에 제1, 제2 및 제3 물질층을 차례로 형성하는 단계;

상기 제2 물질층이 노출될 때까지 상기 제3 물질층을 식각하는 단계;

상기 남아있는 제3 물질층을 마스크로 하여 상기 제2 물질층을 식각하는 단계;

상기 제3 물질층을 제거하는 단계;

상기 남아있는 제2 물질층을 마스크로 하여 상기 제1 물질층을 식각하는 단계;

상기 게이트와 남아있는 제2 및 제1 물질층을 마스크로 하여 제1 도전형의 불순물을 이온주입함으로써 제1 도전형의 소오스영역을 형성하는 단계;

상기 남아있는 제1 물질층을 마스크로 하는 열산화 공정을 실시하여 상기 제1 도전형의 소오스영역 상에 산화막을 형성하는 단계;

상기 제1 물질층을 제거하는 단계; 및

상기 산화막을 마스크로 하여 제2 도전형의 불순물을 이온주입하여 바디콘택을 위한 제2 도전형의 불순물영역을 형성하는 단계를 구비하는 것을 특징으로 하는 DMOS 트랜지스터의 제조방법을 제공한다.

본 발명의 일 태양에 의하면, 상기 남아있는 제3 물질층을 마스크로 하여 상기 제2 물질층을 식각하는 단계에서, 상기 게이트의 한쪽 끝부분이 노출될 때까지 상기 제2 물질층을 식각한다.

본 발명의 다른 태양에 의하면, 상기 산화막을 형성하는 단계 전에, 상기 제1 도전형의 소오스영역이 형성된 결과물 상에 절연물질을 침적하고 이를 이방성식각함으로써 상기 게이트의 측벽 상에 스페이서를 형성하는 단계; 및 상기 스페이서와 남아있는 제1 및 제2 물질층을 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써 바이폴라 동작을 억제하기 위한 제2 도전형의 불순물영역을 형성하는 단계를 더 구비한다.

본 발명의 다른 태양에 의하면, 상기 제1 절연층과 제2 물질층은 동일한 물질로써 형성한다.

상기 제3 물질층은 임의의 이방성 식각공정이나 등방성 식각공정에 대해 상기 제2 물질층을 구성하는 물질과는 다른 식각율을 갖는 물질로 형성하는 것이 바람직하다.

본 발명의 다른 태양에 의하면, 상기 제2 도전형의 불순물영역을 형성하는 단계 후, 상기 결과물 상에 제2 절연층을 형성하는 단계; 마스킹 공정으로 게이트콘택 및 소오스콘택이 형성될 부위의 상기 제2 절연층 및 산화막을 제거하는 단계; 상기 결과물 상에 금속층을 형성하는 단계; 및 마스킹 공정으로 상기 금속층을 패터닝함으로써 게이트콘택 및 소오스콘택 상에 제1 금속패턴을 형성하는 단계를 더 구비한다.

본 발명에 의하면, 종래방법에서 사용되는 고농도의 질소 이온주입 공정이 필요없을 뿐만 아니라, 세번의 마스킹 단계만으로 종래방법보다 더욱 개선된 DMOS 트랜지스터를 구현할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자한다.

제2a도 내지 제2f도는 본 발명에 의한 DMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

제2a도는 N^-형 에피택시얼층(102), 게이트(104) 및 P^-바디영역(106)을 형성하는 단계를 도시한다. 고농도의 N형, 즉 N⁺형 반도체기판(101) 상에 수㎛ 두께의 N^-형 에피택시얼층(102)을 성장시킨다. 이어서, 상기 N^-형 에피택시얼층(102) 상에 열적 산화공정으로 약 500Å 두께의 게이트산화막(103)을 형성한 후, 그 위에 약 500Å 두께의 도전층(104), 예컨대 N⁺형으로 도우프된 폴리실리콘층 및 약 5000Å 두께의 제1 절연층(105), 예컨대 산화층을 차례로 적층한다. 다음에, 게이트를 형성하기 위한 제1 마스킹 공정으로 상기 제1 절연층(105) 및 도전층(104)을 식각하여 다수의 게이트(104)를 형성한다. 계속해서, 상기 게이트(104)를 이온주입 마스크로 사용하여 P형 불순물, 예컨대 보론(B)을 50keV의 에너지와 5.0E13/cm²의 도즈(dose)로 이온주입함으로써, P^-바디영역(106)을 형성하고, 약 1150℃에서 4시간 정도의 드라이브-인(drive-in) 공정을 실시하여 상기 P^-바디영역(106)을 확산 및 활성화시킨다. 이때, 상기 P^-바디여역(106)은 게이트(104)와 부분적으로 오버랩되는 채널영역을 포함한다.

제2b도는 제1, 제2 및 제3 물질층(107,108,19)을 형성하는 단계를 도시한다. 상기 P^-바디영역(106)이 형성된 결과물 상에, 실리콘질화물 및 산화물을 각각 1500Å 및 300Å의 두께로 차례로 침적함으로써 제1 물질층(107) 및 제2 물질층(108)을 형성한다. 계속해서, 상기 제2 물질층(108) 상에 포토레지스트 또는 폴리실리콘을 침적하여 제3 물질층(109)을 형성한 후, 에치백(etch-back) 또는 폴리싱(polishing)공정으로 상기 제3 물질층(109)을 제2 물질층(108)의 상부가 누출될 때까지 식각한다. 그 결과, 상기 게이트(104)들 사이에만 상기 제3 물질층(109)이 남게 된다. 여기서, 상기 제3 물질층(109)은 임의의 이방성 식각공정이나 등방성 식각공정에 대해 상기 제2 물질층(108)을 구성하는 물질과는 다른 식각율을 갖는 물질로 형성하는 것이 바람직하다.

제2c도는 N⁺소오스영역(110)을 형성하는 단계를 도시한다. 상기 남아있는 제3 물질층(109)을 식각마스크로 하여, 게이트(104)의 한쪽 끝부분이 개구될 때까지 상기 노출된 제2 물질층(108)을 사이드 식각, 즉 언더커트(undercut) 식각한다. 이어서, 상기 제3 물질층(109)을 제거한 후, 남아있는 제2 물질층(108)을 식각마스크로 하여 제1 물질층(107)을 식각한다. 이때, 상기 제1 물질층(107)의 식각은 제2 물질층(108)의 끝부분에서 중단된다. 다음에, 상기 게이트(104)와 남아있는 제2 및 제1 물질층(108,107)을 이온주입 마스크로 사용하여 N형 불순물, 예컨대 비소를 이온주입함으로써 N⁺소오스영역(110)을 형성한다.

제 2d도는 스페이서(111) 및 P형 불순물영역(112)을 형성하는 단계를 도시한다. 상기 N⁺소오스영역(110)이 형성된 결과물 상에 절연물질, 예컨대 산화물을 침적한 후 이를 이방성식각함으로써 상기 게이트(104)의 측벽 상에 스페이서(111)를 형성한다. 이때, 상기 제2 물질층(108) 및 제1 절연층(105)은 상기 스페이서(111)의 높이를 최소로 하는 지점까지 과도 식각(over-etch)된다. 이와 같이 과도식각되는 동안, 두께 차이로 인해 상기 제2 물질층(108)은 완전히 식각되며, 상기 제1 절연층(105)은 게이트(104)와 후속공정에서 형성될 제1 금속패턴 사이의 절연체로서 작용하기 위해 충분한 두께를 유지하도록 남겨진다. 이어서, 상기 스페이서(111)와 남아있는 제1 및 제2 물질층(107,108)을 이온주입마스크로 하여 P형 불순물, 예컨대 보론을 이온주입함으로써 P형 불순물영역(112)을 형성한다. 상기 스페이서(111)에 의해, 상기 P형 불순물영역(112)은 채널영역(113)에서의 문턱전압(threshold voltage)을 증가시키지 않으면서 기생 바이폴라 동작을 효과적으로 억제할 수 있도록 상기 N⁺소오스영역(110)의 하부에만 형성된다.

제2e도는 P⁺불순물영역(115)을 형성하는 단계를 도시한다. 상기 남아있는 제1 물질층(107)을 산화방지 마스크로 사용하여 열적 산화공정을 실시함으로써, 상기 N⁺소오스영역(110)의 상부에 약 2500Å 두께의 산화막(114)을 형성한다. 이어서, 상기 제1 물질층(107)을 제거한 후, P형 불순물, 예컨대 보론을 30keV의 에너지와 5.0E15/cm²의 도즈로 이온주입하여 바디콘택을 위한 P⁺불순물영역(115)을 형성한다. 계속해서 드라이브-인 공정을 실시하여 상기 P⁺불순물영역(115)을 확산 및 활성화시킨다.

제2f도는 제2 절연층(116) 및 제1 금속패턴(117)을 형성하는 단계를 도시한다. 상기 P⁺불순물영역(115)이 형성된 결과물 상에 절연물질, 예컨대 산화물을 침적하여 제2 절연층(116)을 형성한다. 이어서, 게이트콘택 및 소오스콘택을 형성하기 위한 제2 마스킹 단계를 실시하여 상기 콘택들이 형성될 부위의 제2 절연층(116) 및 산화막(114)을 제거한다. 계속해서, 상기 결과물 상에 금속층을 침적한 후, 제1 금속패턴을 형성하기 위한 제3 마스킹 단계에 의해 상기 금속층을 패터닝함으로써, 게이트콘택 및 소오스콘택 상에 제1 금속패턴(117)을 형성한다. 상기한 공정의 결과로써, 본 발명에 의한 DMOS 트랜지스터가 제조된다.

상술한 바와 같이 본 발명에 의하면, 종래방법에서 사용되는 고농도의 질소 이온주입 공정이 필요없을 뿐만 아니라, 세번의 마스킹 단계만으로 종래방법보다 더욱 개선된 DMOS 트랜지스터를 구현할 수 있다. 또한, 특정 패턴에 있어서는, 상기 게이트의 측벽에 형성되는 스페이서를 이용하여 자기정렬되는 콘택홀을 형성함으로써, 제1 금속패턴의 형성까지 한장의 포토마스크만으로 완성할 수 있다. 따라서, 자기정렬에 의한 소자 특성 편차의 감소 및 경제적 이익을 구현할 수 있다.

본 발명이 상기 실시에에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims

제1 도전형의 반도체기판 상에 제1 도전형의 에피택시얼층을 형성하는 단계; 상기 제1 도전형의 에피택시얼층 상에, 게이트산화막을 개재하고 그 상부가 제1 절연층으로 캡핑되는 다수의 게이트를 형성하는 단계; 상기 게이트 사이의 상기 에피택시얼층 표면에 제2 도전형의 바디영역을 형성하는 단계; 상기 결과물 상에 제1, 제2 및 제3 물질층을 차례로 형성하는 단계; 상기 제2 물질층이 노출될 때까지 상기 제3 물질층을 식각하는 단계; 상기 남아있는 제3 물질층을 마스크로 하여 상기 제2 물질층을 식각하는 단계; 상기 제3 물질층을 제거하는 단계; 상기 남아있는 제2 물질층을 마스크로 하여 상기 제1 물질층을 식각하는 단계; 상기 게이트와 남아있는 제2 및 제1 물질층을 마스크로 하여 제1 도전형 불순물을 이온주입하여 제1 도전형 소오스영역을 형성하는 단계; 상기 남아있는 제1 물질층을 마스크로 하여 열산화 공정을 실시하여 상기 제1 도전형의 소오스영역 상에 산화막을 형성하는 단계; 상기 제1 물질층을 제거하는 단계; 및 상기 산화막을 마스크로 하여 제2 도전형의 불순물을 이온주입하여 바디콘택을 위한 제2 도전형 불순물영역을 형성하는 단계를 구비하는 것을 특징으로 하는 이중-확산 모스 전계 트랜지스터의 제조방법.
제1항에 있어서, 상기 남아있는 제3 물질층을 마스크로 하여 상기 제2 물질층을 식각하는 단계에서, 상기 게이트의 한쪽 끝부분이 노출될 때까지 상기 제2 물질층을 식각하는 것을 특징으로 하는 이중-확산 모스 전계 트랜지스터의 제조방법.
제1항에 있어서, 상기 산화막을 형성하는 단계 전에, 상기 제1 도전형의 소오스영역이 형성된 결과물 상에 절연물질을 침적하고 이를 이방성식각함으로써 상기 게이트의 측벽 상에 스페이서를 형성하는 단계: 및 상기 스페이서와 남아있는 제1 및 제2 물질층을 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써 바이폴라 동작을 억제하기 위한 제2 도전형의 불순물영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 이중-확산 모스 전계 트랜지스터의 제조방법.
제1항에 있어서, 상기 제1 절연층과 제2 물질층은 동일한 물질로써 형성하는 것을 특징으로 하는 이중-확산 모스 전계 트랜지스터의 제조방법.
제1항에 있어서, 상기 제3 물질층을 구성하는 물질로 임의의 이방성 식각공정이나 등방성 식각공정에 대해 상기 제2 물질층을 구성하는 물질과는 다른 식각율을 갖는 물질을 사용하는 것을 특징으로 하는 이중-확산 모스 전계 트랜지스터의 제조방법.
제1항에 있어서, 상기 제2 도전형의 불순물영역을 형성하는 단계 후, 상기 결과물 상에 제2 절연층을 형성하는 단계; 마스킹 공정으로 게이트콘택 및 소오스콘택이 형성될 부위의 상기 제2 절연층 및 산화막을 제거하는 단계; 상기 결과물 상에 금속층을 형성하는 단계; 및 마스킹 공정으로 상기 금속층을 패터닝함으로써 상기 게이트콘택 및 소오스콘택 상에 제1 금속패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 이중-확산 모스 전계 트랜지스터의 제조방법.