JP5662865B2 - 半導体装置およびその製造方法 - Google Patents
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Description
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように設けられた半導体装置が提供される。
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第2導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第1導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるようにパターニングする半導体装置の製造方法が提供される。
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され,
前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置が提供される。
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第2導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第1導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート絶縁膜で覆う工程において、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上に形成され、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法が提供される。
図1および図2は、本実施の形態における半導体装置の構成の一例を示す断面図である。図3および図4は、本実施の形態における半導体装置の構成の一例を示す平面図である。図1(a)は、図4(a)のA−A'断面図、図1(b)は、図4(a)のC−C'断面図である。図2(a)は、図4(a)のB−B'断面図、図2(b)は、図4(a)のD−D'断面図である。構成をわかりやすくするために、図3では、ゲート電極122の記載を省略しており、また各領域を線のみで示している。
S/2 < Tsw (1)
で表される。
Depth > Tsw - √(Tsw^2 - (S/2)^2) (2)
で表される。
(S/2) < Tsw*(Grx/Gry) (1)'
Depth > Tsw - √( Tsw^2 - (S/2 * Gry/Grx)^2 ) (2)'
本実施の形態の半導体装置は、第1の実施の形態の半導体装置の構成に加えて、さらに、トレンチ162の下部付近に発生し得る寄生トランジスタ動作を抑制する構成を有する。以下、詳細に説明する。
本実施の形態において、トレンチ162およびゲート絶縁膜120の形状および形成手順が第1及び第2の実施の形態に示したものと異なる。
以下、参考形態の例を付記する。
1. 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート絶縁膜は、前記トレンチの側壁および底面に形成され、前記ゲート電極は、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する凹部が形成されるように設けられた半導体装置。
2. 1に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する前記凹部が形成されるように設けられた半導体装置。
3. 1または2に記載の半導体装置において、
前記ゲート電極の前記中央部の前記凹部は、前記ソース領域および前記ドレイン領域と重ならない半導体装置。
4. 1乃至3のいずれかに記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
5. 4に記載の半導体装置において、
前記ゲート長方向における前記凹部の幅が、前記基板上に露出して形成された前記ゲート電極の側面に形成された前記サイドウォール絶縁膜の膜厚の2倍よりも小さいことを特徴とする半導体装置。
6. 1乃至3のいずれかに記載の半導体装置において、
前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
7. 6に記載の半導体装置において、
前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の溝幅が、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の側面膜厚の2倍よりも小さいことを特徴とする半導体装置。
8. 7に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をGrxとし、前記基板上に露出して形成された前記ゲート電極上面に形成される前記サイドウォール絶縁膜の上面膜厚をGryとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとした際に、
Depth > Gry - √( Gry^2 - (S/2 × Gry/Grx)^2 )
の関係式を満たすことを特徴とする半導体装置。
9. 7に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離を Depthとした際に、
Depth > Tsw - √(Tsw^2 - (S/2)^2)
の関係式を満たすことを特徴とする半導体装置。
10. 1乃至3のいずれかに記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う前記領域が、シリサイドブロック膜で覆われていることを特徴とする半導体装置。
11. 1または2に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成され、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
12. 1または2に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成されるとともに、複数の前記凹部の間の前記ゲート電極上にも連続して形成され、且つ、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
13. 10乃至12のいずれかに記載の半導体装置において、
前記シリサイドブロック膜の外周部は、平面視で、前記ゲート長方向において、外周に向けて0.06umから0.3umの前記ゲート電極への重なりと、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域との前記一境界および前記他境界から外部に向けて、0.06umから0.3umの前記素子分離絶縁膜への重なりが形成されるように設けられた半導体装置。
14. トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第2導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第1導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法。
15. 14に記載の半導体装置の製造方法において、
前記トレンチを形成する工程において、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを形成し、
前記ゲート絶縁膜で覆う工程において、各前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆い、
前記ゲート電極を形成する工程において、前記複数のトレンチの内部を埋め込むようにゲート電極を形成し、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する前記凹部が形成されるようにパターニングする半導体装置の製造方法。
16. 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され,前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
17. 16に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極の前記ゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する前記凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
102 基板
104 ウェル
105 オフセット領域
106 オフセット領域
108 チャネル領域
110 素子分離絶縁膜
112 ソース領域
113 ドレイン領域
114 シリサイド層
120 ゲート絶縁膜
122 ゲート電極
122a 凹部
122b 凹部
123 レジスト膜
123a 凹部
124 サイドウォール
124a 絶縁膜
124b 絶縁膜
126 シリサイド層
140 層間絶縁膜
150 コンタクト
154 コンタクト
158 レジスト膜
160 熱酸化膜
162 トレンチ
170 レジスト膜
172 開口部
180 シリサイドブロック膜(180aおよび180b)
180a シリサイドブロック膜の形成領域
180b シリサイドブロック膜の拡張領域
T1 トレンチ側壁の上部分のゲート絶縁膜120の膜厚
T2 トレンチ側壁の下部分のゲート絶縁膜120の膜厚
T3 トレンチ162の底面に形成されたゲート絶縁膜120の膜厚
T4 基板102表面に形成されたゲート絶縁膜120の膜厚
162a トレンチ側壁の上部分
162c トレンチ側壁の上部分
200 酸化膜
210 酸化膜
Claims (17)
- 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート絶縁膜は、前記トレンチの側壁および底面に形成され、前記ゲート電極は、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ、深さが前記基板まで達する凹部が形成されるように設けられた半導体装置。 - 請求項1に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ、深さが前記基板まで達する前記凹部が形成されるように設けられた半導体装置。 - 請求項1または2に記載の半導体装置において、
前記ゲート電極の前記中央部の前記凹部は、前記ソース領域および前記ドレイン領域と重ならない半導体装置。 - 請求項1乃至3のいずれか1項に記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記ゲート長方向における前記凹部の幅が、前記基板上に露出して形成された前記ゲート電極の側面に形成された前記サイドウォール絶縁膜の膜厚の2倍よりも小さいことを特徴とする半導体装置。 - 請求項1乃至3のいずれか1項に記載の半導体装置において、
前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の溝幅が、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の側面膜厚の2倍よりも小さいことを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の成膜レートをGrxとし、前記基板上に露出して形成された前記ゲート電極上面に形成される前記サイドウォール絶縁膜の成膜レートをGryとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとし、前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとした際に、
Depth > Tsw - √( Tsw^2 - (S/2 × Gry/Grx)^2 )
の関係式を満たすことを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離を Depthとした際に、
Depth > Tsw - √(Tsw^2 - (S/2)^2)
の関係式を満たすことを特徴とする半導体装置。 - 請求項1乃至3のいずれか1項に記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、シリサイドブロック膜で覆われていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成され、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。 - 請求項1または2に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成されるとともに、複数の前記凹部の間の前記ゲート電極上にも連続して形成され、且つ、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。 - 請求項10乃至12のいずれか1項に記載の半導体装置において、
前記シリサイドブロック膜の外周部は、平面視で、前記ゲート長方向において、外周に向けて0.06umから0.3umの前記ゲート電極への重なりと、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域との前記一境界および前記他境界から外部に向けて、0.06umから0.3umの前記素子分離絶縁膜への重なりが形成されるように設けられた半導体装置。 - トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第2導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第1導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが前記基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記トレンチを形成する工程において、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを形成し、
前記ゲート絶縁膜で覆う工程において、各前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆い、
前記ゲート電極を形成する工程において、前記複数のトレンチの内部を埋め込むようにゲート電極を形成し、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが前記基板まで達する前記凹部が形成されるようにパターニングする半導体装置の製造方法。 - 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。 - 請求項16に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極の前記ゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが基板まで達する前記凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
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