KR100282971B1 - 동적랜덤액세스메모리어셈블리및동적랜덤액세스메모리모듈의조립방법 - Google Patents

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Abstract

축소 사양 DRAM은 축소 사양 DRAM 칩 내의 양호한 셀들의 사용을 극대화하는 방법으로 메모리 어셈블리에서 사용된다. 외부 메모리 어레이는 실시간으로 손상된 메모리 위치를 대체하도록 맵핑된다. 주요 구성 요소는 (1) 불휘발성 기억 장치, (2) 로직 디바이스, (3) 휘발성 기억 장치이다. EPROM, EEPROM 또는 플래시 메모리 같은 불휘발성 기억 장치는 소정 어셈블리 상의 모든 메모리 오류에 대한 어드레스 정보를 유지하는데 사용된다. 보다 간단히 구현하기 위해서는 오류 어드레스 정보(납땜 점퍼를 경유하여)를 디코드 칩에 대해 식별하는 원래의 카드와 더불어 RAM 오류 타입의 특정 조합이 로직 디코드 칩에 부가해 사용될 수 있다. 로직 디바이스는 비트 스티어링 로직과 타이밍 생성 로직을 포함하여 손상된 RAM 어드레스들을 모든 판독 및 기록 동작을 위해 다른 기억 장치로 리다이렉트하는 ASIC이나 프로그래머블 로직 디바이스이다. 휘발성 기억 장치는 원래의 축소 사양 메모리 내의 오류 어드레스 위치를 대체하는데 사용되는 RAM 어레이이다. 이 어레이는 상술한 로직 디바이스에 상주하는 SRAM 또는 DRAM 형태일 수 있다. 디바이스의 사이즈는 축소 사양 메모리에서 허용될 수 있는 오류 어드레스의 양을 결정한다.

Description

동적 랜덤 액세스 메모리 어셈블리 및 동적 랜덤 액세스 메모리 모듈의 조립 방법{DYNAMIC REDUNDANCY FOR RANDOM ACCESS MEMORY ASSEMBLIES}
본 발명은 랜덤 액세스 메모리(RAM : random access memory) 어셈블리, 특히 RAM 칩의 4분면(quadrant) 전체를 대체하지 않고 단지 불량 셀이나 위치만을 실시간으로 대체하는, 축소 사양 RAM(reduced specification RAM) 칩을 사용하는 RAM 어셈블리 용의 동적 리던던시(dynamic redundancy)에 관한 것이다.
동적 랜덤 액세스 메모리(DRAM)의 제조에서는 개별적으로 제조 공정의 일부 단계로서 칩들이 테스트된다. 칩들 중의 일부는 필연적으로 어떤 테스트에 오류를 일으킬 것이다. 이러한 칩들은 단순히 폐기 처분하기 보다는 축소 사양 메모리(reduced specification memory)("수율 손실")로서 분류한다. DRAM 칩은 통상 다수의 메모리 어레이 뱅크(a plurality of banks of memory chips)로 이루어지는데, 만일 8개의 뱅크 DRAM 칩에서 2개의 뱅크에 오류가 있으면 이 칩은 4분의 3 축소 사양 메모리로서 분류된다.
축소 사양 메모리는 계속적으로 발생하고 있고 DRAM도 공급이 부족하므로 컴퓨터 응용 분야에서는 축소 사양 메모리를 재사용할 필요성이 대두되었다. 현재의 산업 현장에서는 축소 사양 DRAM 칩을 일반적인 데이터 차원에서 "부분적으로 양호한(partially good)" RAM 칩으로서 이용하고, 손상된 비트들을 대체하기 위하여 부가의 DRAM 칩을 사용한다. 이러한 기술에 의하면 "부분적으로 양호한" 칩들을 사용할 수 있게는 되지만 단지 하나 또는 그 이상의 불량 셀만을 갖는 RAM 칩을 손상된 셀만을 대체하지 않고 4분의 3이나 2분의 1의 양호한 디바이스로 격하시킨다는 점에서 낭비적이다.
따라서, 본 발명의 목적은 축소 사양 RAM 칩을 메모리 어셈블리에서 보다 효율적으로 사용하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 축소 사양 RAM 칩의 사용을 극대화하는 RAM 어셈블리를 제공하는 것이다.
본 발명에 따르면, 실시간으로 손상된 메모리 위치를 대체하도록 외부 메모리 어레이가 맵핑(mapping)된다. 본 발명의 구현에서의 주요 구성 요소는 (1) 불휘발성 기억 장치(non-volatile storage device), (2) 로직 디바이스(logic device) 및 (3) 휘발성 기억 장치이다. EPROM(electrically programmable read only memory), EEPROM(electrically erasable and programmable read only memory) 또는 플래시 메모리 칩(flash memory chip)과 같은 불휘발성 기억 장치는 소정 어셈블리 상의 모든 메모리 오류에 대한 어드레스 정보를 유지하는데 사용된다. 보다 간단히 구현하기 위해서는 오류 어드레스 정보[납땜 점퍼를 통해(via solder jumpers)]를 디코드 칩에 대해 식별시키는 원래의 카드(raw card)와 함께 RAM 오류 타입을 특정하게 조합하여 로직 디코드 칩에 부가해 사용할 수 있다. 로직 디바이스는 비트 스티어링 로직과 타이밍 생성 로직(bit steering logic and timing generation logic)을 포함하여 손상된 RAM 어드레스들을 모든 판독 및 기록 동작을 위해 다른 기억 장치로 리다이렉트(redirect)하는 ASIC이나 프로그래머블 로직 디바이스이다. 로직 디바이스는 불휘발성부(가령 플래시 메모리)를 포함하도록 설계될 수 있다. 휘발성 기억 장치는 원래의 축소 사양 메모리 내의 오류 어드레스 위치를 대체하는데 사용되는 RAM 어레이이다. 이 어레이는 상술한 로직 디바이스에 상주하는 SRAM 또는 DRAM 어레이 형태일 수 있다. 디바이스의 사이즈에 의해 축소 사양 메모리에서 허용될 수 있는 오류 어드레스의 양이 제한된다.
도 1a, 1b 및 1c은 본 발명의 양호한 실시예에 따른 4 비트 바운더리의 동적 리던던시를 갖는 4M×32 SIMM DRAM 어셈블리의 정면도, 측면도 및 배면도를 각각 도시하는 도면,
도 2는 도 1a, 1b 및 1c에 도시된 DRAM 어셈블리의 주요 구성요소의 관계를 도시하는 기능 블록도,
도 3은 도 2에 도시된 ASIC을 상세히 도시하는 블록도,
도 4는 도 2에 도시된 ASIC의 메모리 맵을 도시하는 도면,
도 5a 및 5b은 본 발명의 양호한 실시예에 따른 단일 비트 바운더리의 동적 리던던시를 갖는 4M×32 SIMM DRAM 어셈블리의 정면도 및 배면도를 각각 도시하는 도면,
도 6은 도 5a 및 5b에 도시된 DRAM 어셈블리의 주요 구성요소의 관계를 도시하는 기능 블록도,
도 7은 도 6에 도시된 ASIC을 상세히 도시하는 블록도,
도 8은 도 7에 도시된 ASIC의 메모리 맵을 도시하는 도면,
도 9a 내지 9e은 본 발명에 따라 RAM을 제조하고 조립하고 테스트하는 프로세스를 도시하는 흐름도,
도 10a 내지 10c는 DRAM 어셈블리의 동작을 도시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
12 : 전기 접촉체 13 : DRAM 칩
14 : EPROM 15 : ASIC
21 : CAM 22 : SRAM 어레이
23 : 디코더
본 발명의 양호한 실시예를 후술한다. 이 예에서는 최종 어셈블리의 호환성 문제를 해결하고 최신의 DRAM 기능[EDO(extended data out), BEDO(burst extended data out), SDRAM(synchronous DRAM)]을 수용하도록 융통성을 극대화하는 노력의 일환으로 논리 회로의 복잡성과 EPROM 사이즈를 최소화하도록 절충이 이루어졌다. 이 예는 72핀 SIMM(single in-line memory module)에 적용되었지만, 그 개념은 이와는 다른 어셈블리 및/또는 데이터 폭으로 용이하게 확장될 수 있다.
도 1a, 1b 및 1c에는 에지를 따라 다수의 전기 접촉부(electrical contacts)(12)(예에서는 72)를 구비한 프린트 회로 기판(PCB : printed circuit board))(11)을 포함하는 72핀 SIMM이 도시되어 있다. PCB(11)의 정면에는 다수의 축소 사양 DRAM 칩(131내지 138)이 장착되어 있다. PCB(11)의 배면에는 EPROM(14)과 ASIC(15)으로 구현된 논리 회로가 장착되어 있다. ASIC(15)에는 대체 어레이 매크로(replacement array macro)가 구현되어 있어서 DRAM 칩의 오류 어드레스 위치를 대체한다. 대체 어레이(SRAM 또는 DRAM 어레이)는 본 발명의 양호한 실시예에서 ASIC으로 구현된다. 이로 인해 드라이버, 리시버 및 배선 지연(driver, receiver and wiring delays)이 제거되어 성능 향상이 이루어진다.
도 2는 도 1a, 1b 및 1c의 실시예의 기능 블록도이다. 여기서는 구현을 위해 하나의 뱅크에 ×4DRAM을 사용하는데, 도면에는 8개 칩중에 5개가 도시되어 있다. ASIC(15)에 입력으로 연결되는 것은 DRAM 칩(131내지 138)의 각각으로부터 4개씩 32 양방향 데이터(DQ) 라인, 어드레스(ADDR), 행 어드레스 스트로브(row address strobe)(
Figure pat00001
), 열 어드레스 스트로브(
Figure pat00002
), 기록 인에이블(
Figure pat00003
), 파워 온 리셋(
Figure pat00004
), 모드, 직렬 EPROM 데이터(SDA) 및 클럭(SCL)이다.
도 3은 도 2에 도시된 ASIC(15)을 상세히 도시하는 블록도이다. RAS 시점에 행 어드레스가 래치되어 4 비트 태그 레지스터를 갖는 11비트 CAM(content addressable memory)(21)에 의해 16 위치 중의 하나로 전송된다. CAM은 16개 까지의 오류 어드레스로 프로그램되며 각 오류 어드레스는 "유효" 플래그 비트와 3 비트의 칩 식별 표시(ID)를 포함한다. 행 어드레스와 CAM에 있는 16 위치 중 하나 사이에 매칭이 일어났음을 CAM(21)이 표시하면, CAM(21)은 16개의 매치 라인 중 하나의 라인을 통해 매치 신호를 출력한다. 또, 태그 비트는 (1) 매칭이 유효한 지, 즉 프로그래밍 중에 시스템이 어드레스를 설정하였고 단지 임의 데이터의 매칭은 아니라는 것을 가리키며, (2) 오류 칩의 3 비트(이진수 1부터 8) 칩 ID 즉 SIMM 상의 어느 위치가 지정된 행 어드레스에서 불량 데이터를 갖는 지를 가리킨다. 3 비트 칩 ID는 3대8 디코더(23)에 의해 디코드되며 그 출력은 8개의 출력 라인 중의 하나의 라인을 통해 활성화되는 출력 역인에이블(inverse output enable)(
Figure pat00005
) 신호이다. 이
Figure pat00006
신호는 8개의 DRAM 칩(131내지 138)(도 2) 중의 하나로 공급되어 해당 DRAM 칩의 출력을 금지시킨다. 유효 매칭 신호에 의해 한정된 활성화된 매칭 라인은 16개의 2K×4 고속 SRAM 어레이(22) 중의 하나에 대한 선택기로서 사용된다. 열 어드레스는 소정 행에서 일어나는 각 열에 대한 액세스를 위해 선택된 어레이의 인덱스로서 사용된다. 선택된 어레이의 출력은 보다 큰 멀티플렉서 또는 스위치(24)로 게이트되며, 멀티플렉서나 스위치는 32개의 데이터 비트 중의 임의 비트에 접속되어 DRAM의 오류 판독 데이터를 SRAM으로부터의 정정 데이터로 대체한다. 기록 동작은 데이터가 시스템으로부터 선택된 SRAM으로 흘러가는 것을 제외하고는 완전히 동일하다.
ASIC(15)은 2가지 액세스(판독) 모드로 동작되도록 프로그램될 수 있다. 첫째 모드는 고속 페이지 모드로서, ASIC은 열 어드레스 스트로브의 하강에서(판독 동안) 열 어드레스 스트로브의 상승시까지 I/O 비트를 구동시킨다. 둘째 모드는 확장 데이터 출력(EDO) 모드로서, ASIC은 열 어드레스 스트로브의 하강에서 I/O 비트를 구동시켜 열 어드레스 스트로브가 다시 하강하거나 기록 인에이블이 하강할 때까지 계속한다.
도 4는 4 비트 바운더리(4-bit boundary)에 대한 ASIC의 어드레스 맵을 도시한다. 이 맵에는 손상된 어드레스에 대한 엔트리가 포함되어 있다. 0 내지 2N-1의 다수의 손상된 어드레스 엔트리가 존재한다. 여기서 2N은 메모리 칩의 총 어드레스 수이다. 또, 손상된 RAM 위치에 대한 엔트리들이 어드레스 당 하나의 엔트리씩 존재한다. ×32 SIMM에서는 단일 뱅크 SIMM이면 0-7이고 이중 뱅크 SIMM이면 0-15이다. 마지막으로, ASIC 대체 어드레스들에 대한 엔트리들이 어드레스 및 RAM 위치 당 하나의 엔트리씩 존재한다.
이러한 제1 실시예는 하나의 뱅크의 ×4 DRAM으로 구현된다. 2 뱅크로 구현하기 위해서는 ASIC으로부터 배선된 부가의 행 어드레스 스트로브 라인이 필요하다. ×8 DRAM을 사용하는 구현에는 8 비트 당 하나의 출력 인에이블(
Figure pat00007
)이 필요하다. 이 실시예는 일정한 절충선을 갖는 저비용의 해결책을 제공한다. 특히, 오류 셀, 워드 라인(WL) 또는 비트 라인(BL)은 소정 DRAM 칩 상의 모든 DQ를 가로질러서만 대체될 수 있다.
도 5a 및 5b은 다른 실시예를 도시한다. 제1실시예에서와 같이 구현은 4M×32 SIMM이지만, 동적 리던던시는 단일 비트 바운더리 상에 있다. 이 실시예는 도 5a에 도시한 바와 같이 4개의 버스 스위치(171내지 174)를 필요로 한다.
도 6은 제2 실시예의 블록도를 도시한다. 이 실시예는 4 비트의 그룹으로 대체하지 않고 비트 하나 하나를 개별적으로 대체한다. 이 경우에도 데이터가 ASIC 및 DRAM 양쪽에 기록될 수 있는 기록시에는 문제가 생기지 않지만, 판독시ASIC은 정정 데이터를 가지고 있고 DRAM은 오류 데이터를 가지고 있는 경우 ASIC과 DRAM이 동시에 시스템 버스를 구동시키려고 하면 문제가 발생하게 된다. ASIC 및 DRAM 데이터 구동기를 분리시키는 데는 일종의 스위치가 필요하다. 그러나, 보편적으로 사용되는 통상의 멀티플렉서는 적어도 몇 나노초의 지연을 초래하므로 사용할 수 없다. 이에 대한 해결책은 DRAM들과 시스템 버스 사이에 버스 스위치 디바이스를 삽입하는 것이다. 바람직한 선택은 텍사스 인스트루먼트사의 SN74CBT3126 4중 버스 스위치이다. 이 디바이스는 인에이블시 DRAM을 나노초 단위 이하의 지연으로 시스템 버스에 접속시키고, 디스에이블시에는 DRAM을 분리시켜서 ASIC과 간섭이 일어나지 않게 한다.
도 7에 도시한 바와 같이 이 실시예에 있어서 ASIC의 구조는 조금 상이하다. CAM(21)은 64×11 크기이며 6 비트 태그를 갖는다. 단지 하나의 비트 만이 대체될 것이므로 고속의 SRAM(22)은 2K×1로 구성되며 16개가 아니라 64개이다. 처음의 태그 비트는 여전히 "유효" 비트이고 다음의 3개의 태그 비트는 칩 ID 비트이다. 부가의 2개의 비트는 버스 스위치 중의 4개의 비트 중에서 어느 비트가 디스에이블될 지를 가리킨다.
제1 실시예에서와 같이 CAM(21)에는 11 비트 행 어드레스가 제공된다. 해당 행 어드레스가 64 위치중의 임의 위치에서 발견되면, 적절한 유효 매칭 신호가 생성된다. 이와 동시에 그 어드레스와 연관된 칩 ID와 비트 ID는 출력 인에이블 디코더 및 스티어링 로직(steering logic)(23)으로 게이트되어 출력된다. 그 후, 열 어드레스는 선택된 2K×1 SRAM 어레이를 인덱스한다. 동일 행 어드레스 하의 각각의 새로운 열 어드레스는 SRAM의 게이트를 통해 출력된다. SRAM의 출력은 1대32 비트 멀티플렉서(24)로 공급되는데, 이 멀티플렉서는 SRAM 출력을 시스템 버스의 적절한 비트에 접속한다. 이것은 칩 ID의 5 비트 필드와 비트 ID의 합성에 의해 선택된다. 이 5 비트 필드는 버스 스위치로 들어가는 32 출력 인에이블 라인들 중의 하나의 라인을 턴 오프함으로써 DRAM 구동기를 디스에이블[삼상(tri-state)으로 들어감]하면서 ASIC을 인에이블(삼상으로부터 벗어남)하는데 사용된다. 기록 동작은 삼상 제어가 필요하지 않은 것을 제외하고는 유사하게 동작한다.
도 8은 도 6에 도시된 실시예의 단일 비트 바운더리에 대한 ASIC(15)의 어드레스 맵이다. 도 4의 어드레스 맵에서와 같이 이 맵에는 손상된 어드레스에 대한 엔트리가 포함되어 있다. 0 내지 2N-1의 다수의 손상된 어드레스 엔트리가 존재한다. 여기서 2N은 메모리 칩의 총 어드레스 수이다. 또, 손상된 비트 위치에 대한 엔트리들이 어드레스 당 하나의 엔트리씩 존재한다. ×32 SIMM에서 이들은 0-31이다. 마지막으로, ASIC 대체 어드레스들에 대한 엔트리들이 어드레스 및 비트 위치 당 하나의 엔트리씩 존재한다.
제2 실시예는 하나의 뱅크의 ×4 DRAM으로 구현된다. 2 뱅크로 구현하기 위해서는 부가의 행 어드레스 스트로브(DRAM 측에서의 도트형 DQ)가 필요하다. ×8 DRAM의 구현과 다른 옵션은 유사한 방식으로 구현될 수 있다. 4 버스 스위치의 기능은 직접 선택(예를 들어 비트 당 하나의 인에이블)으로 구현된다. 이 실시예는 SRAM/ASIC의 크기를 최소화하며 고속의 DRAM 및 SDRAM에 적용할 수 있다.
오류 타입에 대한 특별한 고려없이 축소 사양 DRAM을 사용하여 72핀 SIMM을 조립한다. SIMM 테스트시 메모리의 오류 위치는 각 메모리 디바이스에 대해 식별되고 테스트 시스템에 의해 기억된다. 디바이스 테스트에서 디바이스의 일련 번호로 손상된 어드레스를 기억하는 것이 이상적이다. SIMM 테스트는 디바이스의 모든 오류를 발견하는 복잡한 테스트를 할 수는 없으므로 양호한 실시예는 디바이스 테스트에서 오류를 식별하는 것이다. 테스트 완료시 테스트 시스템은 오류 어드레스를 EPROM(14) 또는 다른 불휘발성 기억장치로 로드하여 오류 어드레스의 메모리 맵을 생성한다. 이 실시예에서 오류 어드레스는 다음과 같은 것으로 구성된다.
· 오류 위치(들)와 연관된 행 어드레스를 식별하기 위한 10 내지 11 비트 어드레스.
· 규정된 행 내의 모든 오류 어드레스가 대체된다.
· 22 어드레스(11/11) 이상의 DRAM 칩에 대해서는 부가의 비트가 필요하다.
· 오류 DRAM 위치를 식별하기 위한 3 내지 4 비트.
· ×4 DRAM 칩을 사용하는 ×32 SIMM의 경우에, 소정 뱅크에 있는 8개의 가능한 DRAM 칩들 중의 하나를 디코드하는데 3개의 비트가 필요하다. 4번째 비트는 오류가 존재하는 뱅크(즉 뱅크 1 또는 2)를 식별하는데 사용될 수 있다. 광폭의(wider) 입력/출력(I/O) 어셈블리, 다른 RAM 폭으로 구성된 어셈블리 또는 보다 많은 뱅크를 갖는 어셈블리는 다소간의 비트를 필요로 한다.
따라서, 이 예에서는 13 내지 15 비트가 각 오류에 대해 필요하다. 각 DRAM 칩이 단지 하나의 오류 세그먼트를 가지면, 이 때에는 15 비트 × 16 DRAM 위치(2 뱅크 SIMM) = 240 셀을 갖는 불휘발성 디바이스가 필요하다. 이것은 0.50$ 이하의 256 셀 디바이스로써 얻어질 수 있다.
이들 실시예에서 ASIC으로 구현된 로직 디바이스는 8개 까지의 오류 RAM 세그먼트를 직접 대체하도록 구성된 SRAM 매크로를 포함한다. 이것은 8개의 SRAM 세그먼트를 필요로 하는데 그 폭은 각각 4 비트이고 RAM의 열 어드레스 필드(1024 또는 2048 어드레스)의 깊이와 매칭된다. 하나의 뱅크 어셈블리에 대해, 2048×4의 8개의 SRAM 세그먼트가 11/11 어드레스형 DRAM(총 65K SRAM)에 대해 필요하다. 또, 다음의 회로가 필요하다.
· ECC-On-SIMM(ECC는 에러 정정 코드임) 제조품에 사용된 것과 유사한 파워-업 검출 회로가 어셈블리가 파워-업되었는지를 검출하는데 사용된다. 파워 공급시 정상 동작 이전에는 이 회로가 로직을 활성화하여 불휘발성 메모리 정보를 전송한다.
· 불휘발성 기억장치 전송 회로는 클럭 신호를 불휘발성 메모리에 생성한다. 불휘발성 메모리 정보는 ASIC 내의 어드레스 변환 레지스터(address translation registers)에 로드되어 동작시 메모리 오류의 리맵핑(remapping)을 허용한다. 불휘발성 메모리 어드레스의 깊이가 다 채워지면(ASIC 내의 카운터에 기초하여) 전송은 종료된다.
· RAM 데이터 리맵핑 회로는 ASIC 디바이스로 구현되며 RAM 디바이스(모든 DQ) 뿐만 아니라 어드레스 버스, RAS, CAS, WE 및 OE 신호에 직접 도트(dot)된다. 이 어셈블리에 대한 액세스시마다 유효 RAS로 인해 행 어드레스가 래치되어 기억된 "오류" 어드레스 위치와 비교된다. 매칭이 일어나면, 메모리에 대한 임의 "기록" 동작은 CAS 시간 동안 손상된 메모리 디바이스를 대체하도록 맵핑된 SRAM 위치에 기억되며 또 손상된 어레이 위치로 기억된다. "판독" 동작에 대해 SRAM에 대한 액세스는 유사하지만, 손상된 메모리 디바이스 대신에 데이터 버스를 구동시키는 것은 상이하다. 이 경우에 있어서, 오류 메모리는 OE 신호를 활성화시키는 ASIC을 경유하여 손상된 디바이스로만 디게이트(de-gate)될 것이다.
도 9a 내지 9e은 DRAM을 제조하고 조립하고 테스트하는 프로세스를 도시하는 흐름도이다. 도 9a에는 RAM을 제조하는 프로세스가 도시되어 있다. 먼저, 기능 블록(101)에서 먼저 메모리 칩을 테스트한다. 오류 위치는 디바이스 식별 표시(ID)에 의해 로그(log)된다. 테스트된 칩은 기능 블록(102)에서 오류 셀들의 수에 기초하여 카테고리별로 분리되고 보관된다. 기능 블록(103)에서 사전결정된 한계값(다이나믹 리던던시 ASIC의 RAM 사이즈에 기초하여)보다 작은 오류를 갖는 칩들은 모듈 제조 과정으로 넘겨진다. 과도한 오류를 갖는 칩들은 기능 블록(104)에서 폐기되거나 다른 응용을 위해 넘겨진다.
도 9b에는 모듈 조립의 프로세스가 도시되어 있다. 모듈 제조 과정으로 넘겨진 칩들은 기능 블록(105)에서 모듈 형성 영역으로 넘겨진다. 기능 블록(106)에서는 손상된 칩들의 혼합체를 사용하여 모듈을 조립하도록 칩 배치 툴이 설정된다. 기능 블록(107)에서는 ASIC, EPROM 및 다른 지원 회로를 PCB에 부착한다. 그 후, 기능 블록(108)에서는 어셈블리를 납땜한 후 테스트 영역으로 넘긴다.
도 9c에는 모듈 프로그래밍의 프로세스가 도시되어 있다. 기능 블록(109)에서는 모듈 테스터가 모듈을 활성화하고 칩 ID 번호를 판독한다. 기능 블록(110)에서는 모듈 테스터가 칩 ID 번호를 로그하고 각 칩에 대한 손상된 메모리 위치를 다운로드한다. 그 후, 기능 블록(111)에서는 모듈 테스터가 모듈 상의 각 메모리 칩에 대한 손상된 어드레스 위치를 기억하면서 EPROM 디바이스로의 "기록" 동작을 개시한다. 기능 블록(112)에서는 모듈 테스터가 "기록" 동작을 종료시키고 모듈로부터 전력을 제거한다.
도 9d 및 9e에는 모듈 테스터의 프로세스가 도시되어 있다. 도 9d의 기능 블록(113)에서는 모듈 테스터가 조립된 모듈을 재활성화한다. 이에 응답하여, 기능 블록(114)에서는 메모리 모듈이 전력을 검출하고 ASIC이 파워-온 리셋/타임 지연(power-on reset/time delay)을 개시한다. 그 후, 기능 블록(115)에서는 시스템 메모리의 판독/기록 또는 리프레시 동작 이전에 손상된 어드레스의 메모리 맵을 칩(4 비트 바운더리 실시예) 또는 비트(단일 비트 바운더리 실시예)로 생성하면서 ASIC이 EPROM으로부터 "판독" 동작을 개시한다. 그 후, 기능 블록(116)에서는 메모리 모듈이 완전한 전압/패턴 테스트 집합에 대해 테스트된다. 도 9e의 기능 블록(117)에서는 모듈 테스트시 발견된 메모리 칩의 오류가 EPROM 내의 초기 어드레스 맵과 비교된다. 오류가 ASIC 내의 어드레스 위치로부터 유래하면, 기능 블록(118)에서는 ASIC이 재배치를 위해 식별되고 모듈은 손상을 복구하기 위해 보내진다. 이것은 다른 ASIC 기억 위치로의 ASIC 메모리 오류의 리맵핑을 포함할 수 있다. 오류가 ASIC/EPROM 기억 한계값을 초과하면, 기능 블록(119)에서는 모듈이 평가와 가능한 재사용을 위해 거부되고 손상을 복구하기 위해 보내진다. 오류가 리맵핑되지 않은 메모리 위치로부터 유래하면, 기능 블록(120)에서 EPROM이 재기록되어 새로운 어드레스/칩 오류 위치를 추가하게 된다. 그 후, 기능 블록(121)에서는 모듈의 전력을 제거하고나서 다시 공급하고 모듈을 다시 테스트한다. 기능 블록(122)에서는 통과된 모듈을 보관한다.
도 10a 내지 10C에는 ASIC 동작의 프로세스가 도시되어 있다. 도 10a의 기능 블록(123)에서는 전력 공급시 ASIC이 내부 레지스터에 대해 전력-온 리셋을 개시하고 출력을 디스에이블한다. 기능 블록(124)에서는 전력-온 리셋의 완료시 EPROM이 액세스되고 각 오류 칩에 대해 오류 어드레스 위치가 로그된다. 기능 블록(125)에서는 시스템은 표준 메모리 사양에 대해 "펌프-업(pump-up)" 사이클을 수행한다. 그 후, 기능 블록(126)에서는 시스템은 진단 루틴을 시작하여 전형적인 시스템 파워-온 셀프 테스트(POST : power-on self test)의 일부로서 메모리 사이즈를 검증하고 적절한 동작을 보증한다. 이 시점에서 모듈은 "기록" 동작 또는 "판독" 동작을 수행할 준비가 되어 있는 것이다.
도 10b에는 "기록" 동작이 도시되는데, 기능 블록(127)에서는 하나 이상의 메모리 바이트에 대한 행 및 열 어드레스를 갖는 "기록" 명령으로 시작된다. 기능 블록(128)에서는 각각의 액세스시 ASIC이 시스템 어드레스를 각각의 활성화된 메모리 디바이스에 대한 모듈 어드레스 맵과 비교한다. 기능 블록(129)에서는 어드레스 매칭시 ASIC이 사전 프로그램된 어드레스 맵을 경유하여 리맵핑된 SRAM(또는 DRAM) 위치(들)에 시스템 데이터를 기억한다. 여기서 유의할 점은 손상된 메모리 디바이스도 기록은 되지만 사용되지는 않는다는 것이다.
도 10c에는 "판독" 동작이 도시되는데, 기능 블록(130)에서는 하나 이상의 메모리 바이트에 대한 행 및 열 어드레스와 "판독" 명령으로 시작된다. 기능 블록(131)에서는 각각의 액세스시 ASIC이 시스템 어드레스를 각각의 활성화된 메모리 디바이스에 대한 모듈 어드레스 맵과 비교한다. 기능 블록(132)에서는 어드레스 매칭시 ASIC이 출력 인에이블(4 비트 바운더리 실시예)을 활성화하거나 비트 스위치(단일 비트 바운더리 실시예)를 디스에이블함으로써 손상된 DRAM(들) 상의 출력 구동기를 디게이트(de-gate)한다. 기능 블록(133)에서는 해당 비트(또는 비트들) 및 어드레스에 대한 하나 이상의 기록 동작에 의해 이미 기억된 데이터를 갖는 리맵핑된 데이터 비트를 위해 ASIC이 데이터 버스를 구동한다. ASIC은 고속 페이지 모드 모듈 상의 열 어드레스 스트로브의 상승시 또는 열 어드레스 스트로브의 연속 하강시 또는 기록 인에이블 신호(EDO 모듈에서)의 하강시 또는 RAS와 CAS 둘다가 하이(둘다 모드)일 때 구동기(들)를 비활성화한다.
로직을 단순화하고 EPROM 사이즈 및 ASIC 리맵핑 사이즈를 최소화하기 위해서 손상된 RAM(들)의 전 워드 라인 및 비트 라인을 대체할 수 있다. 그러나, 이로 인해 많은 양의 ASIC "RAM"이 요구되어진다. 16Mb DRAM의 경우에 어드레스된 11개의 행 및 11개의 열, 각각의 리맵핑된 워드 라인 및 비트 라인은 리맵핑된 각각의 DRAM I/O에 대해 2048 ASIC 셀들을 필요로 한다.
바람직한 실시예가 두가지 설명되었지만, 본 발명은 다른 구조와 구현을 포함하도록 확장될 수 있다. 예를 들면, EDO, 버스트 EDO(파이프라인형 니블), SDRAM 등 같은 최근의 구조 모두는 DRAM과 유사한 형식으로 동작하며 동일한 방식으로 사용될 수 있다. EDO의 경우에 ASIC은 CAS의 연속 하강 뿐만 아니라 이 기능에 대한 JEDEC(Joint Electron Devices Engineering Control of the Electronic Association) 표준에서 설명된 다른 제어 라인 조합과 일치될 때까지 데이터를 활성 상태로 유지한다. 이 모드는 ASIC 상의 제어 핀을 경유하여 인에이블된다. BEDO의 경우에는 ASIC이 인터리브(interleave) 및 순차 어드레싱 모드에서 프로그래밍 가능한 4 비트 버스트 어드레스 카운터를 포함한다. 동작 특성은 JEDEC 표준과 매칭되는 것이다. SDRAM의 경우에 ASIC은 SDRAM 클럭과 동기적으로 동작하며 또 JEDEC 표준과도 일치되게 동작한다. 불휘발성 메모리 디바이스와 SRAM 메모리는 다수의 DRAM 뱅크를 지원하도록 세그먼트화된다. 실시예는 DRAM 구조에 국한되지만, 동일 기술은 SRAM 및 다른 불휘발성 메모리에 적용될 수 있다.
본 발명의 부가의 실시예가 고려될 수 있다. 예를 들면, 본 발명은 에러 검사 및 정정(ECC) 로직과 결합되어 사용될 수 있는데, 이 로직은 공지되어 있으며 메모리 조립과는 별도의 기술이다. ECC 응용에서, 준비 및 기록 동작시 식별된 임의 오류는 상술한 SIMM 테스트시 사용된 것과 동일한 진단 루틴을 사용함으로써 대체될 수 있다. 정상적인 제조에서와 같이, 제한 팩터는 불휘발성 및 휘발성(SRAM) 어레이의 사이즈이다. ECC 응용에서, 본 발명을 사용함으로써 오류가 계속 리맵핑됨에 따라 메모리 신뢰성이 크게 향상되었다. 휘발성 및 불휘발성 어레이가 메모리 모듈(들) 대신에 메모리 제어기로 구현되면, 메모리 제어기는 설치된 임의 메모리 모듈 상의 메모리 오류 위치를 대체할 수 있다. ECC 시스템의 구현에서와 같이 메모리 테스트 및 오류의 리맵핑은 본 발명에서 설명된 메모리 모듈(들)과는 별도로 수행된다. 이들 비트를 대체함으로써 지정 어드레스 상의 다수의 비트 오류로 인한 중대 오류의 가능성은 지수함수적으로 감소될 수 있다. 또, ASIC을 데이터 경로에 배치하기 보다는 "OE" 핀을 사용하여 DRAM 구동기(SDRAMS 용의 DQM)를 디스에이블할 수 있다. ASIC이 데이터 경로에 있으면, 중대한 성능(액세스) 감소가 발생할 뿐만 아니라 DRAM/SDRAM에 대해 데이터(DQ)와 제어 라인간에 시간 방해가 일어난다.
로직 칩 밀도의 증가와 더불어 CPU 칩 세트는 내부적으로 "동적 리던던시"를 구현하여 "POST(power-on self test)" 동안 위치된 임의 오류를 리맵핑할 수 있다. 이와 같이 함으로써 CPU는 메모리 모듈의 하나 이상의 뱅크에 메모리 오류가 존재함에도 불구하고 성능 감소나 인간의 간섭없이 그리고 칩세트 설계에 복잡성을 최소로 부가하면서 정상적으로 동작할 수 있다. 이 경우에 ASIC은 불휘발성 메모리를 포함할 수도 있다.
본 발명은 상술한 양호한 실시예로 설명되었지만, 이 분야의 기술자들은 본 발명이 첨부되는 특허청구의 범위 내에서 수정되어 실행될 수 있다는 것을 인식할 것이다.
본 발명은 축소 사양 RAM 칩을 메모리 어셈블리에서 보다 효율적으로 사용하는 방법을 제공하고, 축소 사양 RAM 칩의 사용을 극대화하는 RAM 어셈블리를 제공하는 것이다.
본 발명에 따르면, 외부 메모리 어레이는 실시간으로 손상된 메모리 위치를 대체하도록 맵핑된다.

Claims (26)

  1. 동적 랜덤 액세스 메모리(DRAM : dynamic random access memory) 어셈블리에 있어서,
    ① 공통 캐리어(a common carrier) 상에 장착되어 있는 하나 이상의 축소 사양 DRAM 칩(reduced specification DRAM chips)과,
    ② 상기 공통 캐리어 상에 장착되어 상기 DRAM 칩들의 메모리 오류에 대한 어드레스 정보를 기억하는 불휘발성 기억 장치(non-volatile storage device)와,
    ③ 상기 불휘발성 기억 장치에 응답하며, 판독 동작 및 기록 동작의 적어도 하나의 동작 동안 상기 어드레스 정보로부터 유도된 상기 DRAM 칩들의 결함 어드레스들을 개개의 대체 기억 어드레스들로 리다이렉트(redirect)하는 비트 스티어링 로직과 타이밍 생성 로직(bit steering logic and timing generation logic)을 포함하는 로직 디바이스(logic device)와,
    ④ 상기 축소 사양 DRAM 칩들과 시스템 버스(a system bus)의 사이에 접속되어 있고, 상기 대체 기억 어드레스들 중 하나에서 개별 비트의 대체를 가능하게 하도록 상기 로직 디바이스에 의해 제어되는 버스 스위치(a bus switch)를 포함하는
    동적 랜덤 액세스 메모리 어셈블리.
  2. 제 1 항에 있어서,
    상기 DRAM 칩들의 결함 어드레스들이 상기 비트 스티어링 로직 및 상기 타이밍 생성 로직에 의해 리다이렉트되는 상기 대체 기억 어드레스들을 포함하는 휘발성 기억 장치를 더 포함하며,
    상기 로직 디바이스와 상기 휘발성 기억 장치는 단일 칩의 ASIC (application specific integrated circuit)으로 구현되는 동적 랜덤 액세스 메모리 어셈블리.
  3. 제 1 항에 있어서,
    상기 불휘발성 기억 장치에 어드레스 정보를 제공하기 위해 배치된 에러 체킹 및 정정(ECC) 로직을 더 포함하는 동적 랜덤 액세스 메모리 어셈블리.
  4. 제 2 항에 있어서,
    상기 ASIC은,
    ① 행 어드레스를 수신하고 상기 행 어드레스가 자체 내에 기억되어 있는 데이터와의 매칭시 매칭 출력을 생성하고 또한 칩 식별 표시(ID) 출력을 생성하는 CAM(content addressable memory)과,
    ② 상기 칩 ID 출력을 수신하고 출력을 금지하도록 상기 축소 사양 DRAM 칩들 중의 하나의 칩에 대한 신호를 생성하는 디코더 및 스티어링 로직(decoder and steering logic)과,
    ③ 그 중의 하나가 상기 CAM으로부터의 상기 매칭 출력에 의해 선택되는 다수의 휘발성 기억 어레이(a plurality of volatile storage array)―상기 휘발성 기억 어레이는 선택된 어레이의 행 내에서 인덱싱(indexing)하기 위한 열 어드레스를 수신함―와,
    ④ 상기 휘발성 기억 어레이로부터의 출력과 상기 CAM으로부터의 칩 ID를 수신하도록 접속되어 있고, 상기 칩 ID에 응답하여 시스템 버스로의 출력을 위해 상기 휘발성 기억 어레이들 중의 하나를 선택하는 스위치를 포함하는
    동적 랜덤 액세스 메모리 어셈블리.
  5. 제 4 항에 있어서,
    상기 CAM은 "유효" 비트를 기억하며, 상기 "유효" 비트와 상기 매칭 신호는 상기 휘발성 기억 어레이들 중의 하나를 선택하는데 사용되는 동적 랜덤 액세스 메모리 어셈블리.
  6. 제 4 항에 있어서,
    상기 축소 사양 DRAM 칩은 8개이며, 상기 CAM은 4 비트 태그(4-bit tag)를 갖는 16×11 어레이이며, 상기 4 비트 태그 중의 하나의 비트는 "유효" 비트이고 4 비트 태그 중의 3개의 비트는 상기 칩 ID이며, 상기 디코더와 스티어링 로직은 상기 DRAM 칩에 대한 8 출력들 중의 하나를 디코드하며, 상기 불휘발성 기억 어레이는 16개의 2K×4 고속 SRAM(static random access memory) 어레이인 동적 랜덤 액세스 메모리 어셈블리.
  7. 제 4 항에 있어서,
    상기 ASIC은 상기 버스 스위치를 제어하여 개별 비트의 대체를 가능하게 하는 동적 랜덤 액세스 메모리 어셈블리.
  8. 제 6 항에 있어서,
    상기 축소 사양 DRAM 칩은 8개이며, 상기 CAM은 6 비트 태그를 갖는 16×11 어레이이며, 상기 6 비트 태그 중의 하나의 비트는 "유효" 비트이고 6 비트 태그 중의 3개의 비트는 상기 칩 ID이고 6 비트 태그 중의 2개의 비트는 비트 ID이며, 상기 디코더와 스티어링 로직은 상기 비트 ID를 수신하여 상기 버스 스위치에 대한 32 출력들 중의 하나를 디코드하며, 상기 불휘발성 기억 어레이는 64개의 2K×4 고속 SRAM 어레이인 동적 랜덤 액세스 메모리 어셈블리.
  9. 제 8 항에 있어서,
    상기 로직 디바이스는 메모리 공간 내의 임의 위치에 오류를 위치시키고 리맵핑하는 메모리 제어기에 접속되거나 혹은 내장되는 동적 랜덤 액세스 메모리 어셈블리.
  10. 하나 이상의 축소 사양 DRAM 칩을 사용하여 동적 랜덤 액세스 메모리 모듈을 조립하는 방법에 있어서,
    ① DRAM 칩을 테스트하고 상기 DRAM 칩 각각에 할당된 제조자 식별 표시(ID) 정보에 기초하여 메모리 오류의 위치를 로깅(logging)하는 단계와,
    ② 축소 사양 DRAM 칩들의 혼합체(a mix of reduced specification DRAM chips)를 사용하여 DRAM 칩들을 공통 캐리어 상에 배치하는 단계와,
    ③ 불휘발성 기억 장치를 상기 공통 캐리어 상에 장착하는 단계와,
    ④ 상기 DRAM 칩 각각에 할당되어 있는 상기 제조자 ID 정보에 기초하여, 상기 공통 캐리어 상에 장착되어 있는 상기 DRAM 칩들에 대해 로깅된 상기 메모리 오류에 대한 어드레스 정보를 상기 불휘발성 기억 장치에 기억시키는 단계와,
    ⑤ 로직 디바이스를 상기 공통 캐리어 상에 장착하고, 상기 로직 디바이스를 상기 불휘발성 기억 장치에 접속하여 판독 및 기록 동작 동안 상기 메모리 오류의 위치들에 대응하는 어드레스들을 대체 어드레스들로 리다이렉트(redirect)하도록 하는 단계와,
    ⑥ 휘발성 기억 장치를 상기 공통 캐리어 상에 장착하여 상기 축소 사양 DRAM 칩들 내의 상기 메모리 오류들의 위치들에 대응하는 어드레스들을 대체하도록 하는 단계 ― 상기 휘발성 기억 장치는 상기 대체 어드레스들을 포함함 ― 를 포함하는
    동적 랜덤 액세스 메모리 모듈의 조립 방법.
  11. 제 10 항에 있어서,
    상기 로직 디바이스와 상기 휘발성 기억 장치는 단일 칩의 ASIC인 동적 랜덤 액세스 메모리 모듈의 조립 방법.
  12. 제 10 항에 있어서,
    상기 제조자 ID 정보는 제조자가 상기 DRAM 칩들 각각에 고유하게 할당한 일련 번호인 동적 랜덤 액세스 메모리 모듈의 조립 방법.
  13. 동적 랜덤 액세스 메모리(DRAM) 어셈블리에 있어서,
    공통 캐리어 상에 장착된 하나 이상의 DRAM 칩들과,
    상기 하나 이상의 DRAM 칩들 중 적어도 하나 내에서 메모리 오류를 식별하는 에러 체킹 및 정정 회로와,
    상기 메모리 오류에 대한 어드레스 정보를 기억하기 위한 불휘발성 기억 수단과,
    상기 에러 체킹 및 정정 회로에 응답하여, 판독 및 기록 동작을 위해 상기 어드레스 정보에 대응하는 결함 어드레스를 대체 기억 어드레스로 리다이렉트하는 로직 회로와,
    연속적으로(on continuous basis) 오류 어드레스를 대체하는 데 사용되며 상기 대체 기억 어드레스를 포함하는 불휘발성 기억 장치와,
    상기 하나 이상의 DRAM 칩들과 시스템 버스(a system bus)의 사이에 접속되어 있고, 상기 대체 기억 어드레스에서 개별 비트의 대체를 가능하도록 상기 로직 회로에 의해 제어되는 버스 스위치를 포함하는
    동적 랜덤 액세스 메모리 어셈블리.
  14. 제 13 항에 있어서,
    상기 DRAM 칩내의 오류 어드레스 위치들을 대체하기 위한 것으로 상기 대체 기억 어드레스들을 포함하는 대체 기억 장치를 더 포함하는 동적 랜덤 액세스 메모리 어셈블리.
  15. 제 13 항에 있어서,
    상기 에러 체킹 및 정정 회로는 또한 상기 어셈블리의 파워 온 테스트 중에 실행되는 진단 루틴 동안 메모리 오류를 식별하는 동적 랜덤 액세스 메모리 어셈블리.
  16. 제 13 항에 있어서,
    상기 비트 스티어링 로직 및 타이밍 생성 로직은 상기 결함 어드레스들을 상기 개개의 대체 기억 어드레스들로 리다이렉트하며, 상기 로직 회로는 상기 결함 어드레스들을 갖는 하나 이상의 DRAM 칩들의 출력을 금지하는 동적 랜덤 액세스 메모리 어셈블리.
  17. 제 13 항에 있어서,
    상기 로직 회로는 상기 공통 캐리어 상에 장착되는 동적 랜덤 액세스 메모리 어셈블리.
  18. 제 13 항에 있어서,
    상기 휘발성 기억 장치는 상기 공통 캐리어 상에 장착되는 동적 랜덕 액세스 메모리 어셈블리.
  19. 제 10 항에 있어서,
    개개의 DRAM 칩들에 대응하는 상기 ID 정보는 상기 불휘발성 기억 장치내에 로깅되는 동적 랜덤 액세스 메모리 모듈의 조립 방법.
  20. 메모리 어셈블리에 있어서,
    캐리어(a carrier) 상에 장착되어 있는 적어도 하나의 메모리 디바이스와,
    상기 메모리 디바이스 내의 메모리 오류를 식별하는 에러 체킹 및 정정 회로와,
    상기 메모리 디바이스 내의 상기 메모리 오류에 대응하는 어드레스 정보를 식별하며 상기 캐리어 상에 장착되어 있는 불휘발성 기억 장치와,
    상기 에러 체킹 및 정정 회로에 응답하여, 판독 동작 및 기록 동작 중 하나가 상기 메모리 디바이스내의 상기 결함 어드레스에 대해 수행되는 때 상기 메모리 디바이스 내의 상기 메모리 오류에 대응하는 결함 어드레스를 대체 어드레스로 맵핑하는 로직 디바이스와,
    상기 적어도 하나의 메모리 디바이스와 시스템 버스의 사이에 접속되어 있고, 상기 결함 어드레스가 상기 대체 어드레스에서 개별 비트로 맵핑될 수 있도록 상기 로직 디바이스에 의해 제어되는 버스 스위치를 포함하는
    메모리 어셈블리.
  21. 제 20 항에 있어서,
    상기 대체 어드레스를 포함하는 대체 기억 장치를 더 포함하는
    메모리 어셈블리.
  22. 제 20 항에 있어서,
    상기 로직 디바이스는 상기 로직 디바이스가 상기 결함 어드레스를 상기 대체 기억 장치 내의 상기 어드레스로 맵핑하는 때 상기 메모리 디바이스가 정보를 출력하지 못하도록 하는 메모리 어셈블리.
  23. 제 20 항에 있어서,
    상기 로직 디바이스는 상기 캐리어 상에 장착되어 있는 메모리 어셈블리.
  24. 제 10 항에 있어서,
    상기 DRAM 칩들은 테스트되고, 상기 메모리 오류들의 위치들은 상기 동적 랜덤 액세스 메모리 모듈의 어셈블링 동안 적어도 하나의 사전결정된 단계에서 로깅되는 동적 랜덤 액세스 메모리 모듈의 조립 방법.
  25. 제 10 항에 있어서,
    상기 테스팅, 로깅, 배치, 기억 및 장착 단계들은 상기 DRAM 칩의 제조자에 의해 수행되며, 상기 불휘발성 기억 장치는 또한 상기 제조자에 의해 생산되는 동적 랜덤 액세스 메모리 모듈의 조립 방법.
  26. 제 10 항에 있어서,
    상기 DRAM 칩들과 시스템 버스의 사이에 버스 스위치를 장착하는 단계를 더 포함하며, 상기 로직 디바이스는 1 비트보다 큰 데이터 비트 길이를 갖는 상기 DRAM에서 개별 비트의 대체를 가능하도록 상기 버스 스위치를 제어하는 동적 랜덤 액세스 메모리 모듈의 조립 방법.
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