JP3281203B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3281203B2 JP30404094A JP30404094A JP3281203B2 JP 3281203 B2 JP3281203 B2 JP 3281203B2 JP 30404094 A JP30404094 A JP 30404094A JP 30404094 A JP30404094 A JP 30404094A JP 3281203 B2 JP3281203 B2 JP 3281203B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリセルが複数個ア
レイ状に配置されたメモリセルアレイを有する半導体記
憶装置に係わり、特にメモリセルの不良ビット救済機能
を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】メモリセルをマトリクス配置したメモリ
セルアレイにおいては、全てのビット（メモリセル）を
欠陥なしに形成することは極めて難しい。このため、欠
陥を有するメモリセルを別に用意したメモリセルに置換
する、いわゆる不良ビットの救済が必要である。
【０００３】従来の代表的な不良メモリ救済方式とし
て、図４に示す構成が知られている。図中の１は主メモ
リセルアレイ、２は冗長メモリセルアレイ、３は主メモ
リセルアレイ１側のデコーダ、４は冗長メモリセルアレ
イ２側の選択デコーダ、５は冗長ヒューズ、６は制御回
路である。
【０００４】この方式では、複数のメモリセルをメモリ
マットに分割し、そのメモリマットにおいて、主メモリ
セルアレイ１と冗長メモリセルアレイ２を有し、外部か
らアドレスが入力されると不良ビットアドレスであるか
どうかを判断する。そして、不良ビットのアドレスであ
れば、主メモリセルアレイ１のデコーダ３からの出力を
不活性のままとし、冗長メモリセルアレイ２のデコーダ
４を活性化し、冗長メモリセルアレイ２にアクセスして
いた。
【０００５】しかしながら、この種の従来方式には、次
の２つの問題があった。第１には、冗長メモリセルアレ
イ２の不良を予めテストすることができないために、主
メモリセルアレイ１の不良ビットを冗長メモリに置換し
ても、不良冗長メモリセルに置換してしまい救済できな
い場合がある。また第２には、冗長メモリで救済される
のは、その冗長メモリに隣接するアレイだけであり、救
済効率が悪いという問題があった。
【０００６】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置においては、不良ビットを冗長メモリに置
換しても、不良冗長メモリセルに置換してしまい救済で
きない場合があり、また冗長メモリで救済されるのはそ
れに隣接するアレイだけであり、救済効率が悪いという
問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、不良ビットを不良冗長
メモリセルに置換することなく確実に救済することがで
き、かつ不良ビット救済効率の向上をはかり得る半導体
記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の骨子は、冗長メ
モリセルのテストを可能にすること、さらには冗長メモ
リを必ずしも隣接しないメモリマットの不良ビット救済
にも利用することにある。
【０００９】即ち本発明は、ＸＹ方向にアレイ状に配設
されるメモリセルアレイを有する半導体記憶装置におい
て、Ｘアドレス及びＹアドレスで定義されるメモリセル
のうち、不良ビットのメモリセルの少なくともＸアドレ
スを記憶する手段と、外部から不良ビットのアドレスに
相当するＸアドレスＸe が入力されるとき、内部アドレ
スとしてＸe+m （ｍは正又は負の整数）を発生する手段
とを具備してなることを特徴とする。
【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 外部から不良ビットのアドレスに相当するＸアドレ
スＸe 及びＸe よりも上位のアドレスＸi が入力される
とき、内部アドレスとしてＸi+m （ｍは正又は負の整
数）を発生すること。 (2) メモリセルアレイに複数の不良ビットが存在し、そ
のＸアドレスが下位からＸej（ｊ＝１，２，…）である
場合、外部アドレスとしてＸO からＸe1−1 までのアド
レスＸi が入力されるとき、内部アドレスとして外部ア
ドレスと同じアドレスＸi を発生する。そして、外部ア
ドレスとしてＸe1からＸe2-2までのアドレスＸi が入力
されるとき、内部アドレスとして外部アドレスに“１”
を加えたアドレスＸi+1 を発生し、外部アドレスとして
Ｘe2-1からＸe3-3までのアドレスＸi が入力されると
き、内部アドレスとして外部アドレスに“２”を加えた
アドレスＸi+2 を発生する。つまり、外部アドレスとし
てＸej-(j-1)からＸe(j+1)-(j+1)までのアドレスＸi が
入力されるときには、内部アドレスとして外部アドレス
に“ｊ”を加えたアドレスＸi+j を発生すること。 (3) Ｘアドレスをビット線選択のためのカラムアドレス
（又はワード線選択のためのロウアドレス）とし、Ｙア
ドレスをロウアドレス（又はカラムアドレス）としたこ
と。 (4) 不良ビットのメモリセルのＸアドレス及びＹアドレ
スの双方を記憶する手段と、不良ビットの偏在に応じて
アドレスシフトすべきアドレスＸ，Ｙのいずれかを選択
する手段と、外部から不良ビットアドレスに相当する上
記選択されたＸアドレスＸe 又はＹアドレスＹe が入力
されるとき、内部アドレスとしてＸe+m 又はＹe+m （ｍ
は正又は負の整数）を発生する手段とを具備してなるこ
と。 (5) アドレスシフトを負とすること。(6) 少なくともＸ方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、外部から入力されるＸアドレ
スを内部のＸアドレスに変換する場合に、アクセスされ
ない内部Ｘアドレスを任意に規定するアドレス変換回路
と、複数の不良アドレスを記憶する手段と、前記複数の
不良アドレスと前記外部から入力されるＸ アドレスを比
較する手段と、前記外部から入力されるＸアドレスと等
しいか若しくは小さい不良アドレスの個数を出力する手
段とを具備すること。 (7) 前記アドレス変換回路が、外部入力されたアドレス
と等しいか若しくは小さい不良アドレスの個数を外部ア
ドレスに加算して内部アドレスを発生する手段を含むこ
と。 (8) 前記外部入力されたアドレスと等しいか若しくは小
さい不良アドレスの個数を出力する手段は、１ビットの
不良アドレスを記憶する手段を有すること。(9) 少なくともＸ方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、外部から入力されるＸアドレ
スを内部のＸアドレスに変換する場合に、アクセスされ
ない内部Ｘアドレスを任意に規定するアドレス変換回路
とを具備し、前記アドレス変換回路は、外部から入力さ
れるＸアドレスから内部のＸアドレスに変換を行う際、
任意に規定したアドレスに対応した外部アドレスが入力
した際に予め記憶させた内部Ｘアドレスを発生する手段
を有すること。 (10) 不良アドレスを記憶する手段と、外部アドレスと
前記不良アドレスとを比較する手段と、前記外部アドレ
スが前記不良アドレスと一致した場合に、所定の内部ア
ドレスを内部アドレスバスに出力する手段とを更に具備
すること。 (11) 前記不良アドレスを記憶する手段は、電気的或い
はレーザ光により切断されるヒューズを含むこと。(12) 少なくともＸ方向にアレイ状にメモリセルが配設
されたメモリセルアレイと、外部から入力されるＸアド
レスを内部のＸアドレスに変換する場合に、アクセスさ
れない内部Ｘアドレスを任意に規定するアドレス変換回
路と、外部アドレス及びそれを検知増幅したアドレスの
いずれかと、内部で発生したアドレスとを切り替えて伝
達する内部アドレスバスとを具備すること。 (13) 前記アクセスされない内部Ｘアドレス規定するプ
ログラマブル回路をさらに具備すること。 (14) 外部信号にしたがって前記アドレス変換をディス
イネーブルする回路をさらに具備すること。
【００１１】
【作用】本発明によれば、不良ビットのメモリセルのＸ
アドレスを記憶する手段と、不良ビットのアドレスＸe
の入力によりＸe+m の内部アドレスを発生する手段とを
設けることにより、主メモリセルアレイと冗長メモリセ
ルアレイの物理的区分を必ずしも必要とせず、冗長メモ
リセル部も主メモリセル部と同等にアクセステストを行
うことが可能となる。このため、不良ビットの確実な救
済ができ、さらに救済効率を向上させることができる。
【００１２】また、前記 (1)のように構成すれば、不良
ビットのアドレス以上のアドレスを持った部分は、ｍビ
ットアドレスがシフトすることになり、Ｘ＞Ｘe の数に
対しｍビット加算という簡単な演算により不良ビット救
済が可能となる。さらに、前記 (2)のように、複数の不
良ビットのＸアドレスを下位からＸej（ｊ＝１，２，
…）と設定し、外部アドレスとしてＸej-(j-1)からＸ
e(j+1)-(j+1)までのアドレスが入力されるときに、内部
アドレスとして外部アドレスにｊを加えた内部アドレス
Ｘi+j を発生することことにより、不良ビットが複数の
場合にも不良ビットを簡単に救済することが可能とな
る。
【００１３】
【実施例】まず、本発明の実施例の概略について説明す
る。図１は、本発明の一実施例に係わる半導体記憶装置
の基本構成を示すブロック図である。図中の１１は不良
ビットのＸアドレスを記憶する不良ビットアドレスメモ
リ、１２は不良ビットアドレスの出力バス、１３は外部
アドレスが入力される外部アドレスバス、１４はバス１
２，１３の各アドレスを比較するアドレス比較器、１５
はアドレス比較結果の出力バス、１６は内部アドレスを
作成するための内部アドレス演算器、１７は作成された
内部アドレスが出力される内部アドレスバス、１８はＸ
デコーダ、１９はメモリセルアレイ、２０はテストモー
ド検知器、２１はテストモードフラッグの出力バス、２
２は外部ピン入力信号を示している。
【００１４】本実施例のメモリセルアレイ１９は、外部
的にはαビットのＸアドレスを有するものとして使用す
るが、内部アドレスはβビット（α＋１）で定義される
ものとする。具体的には、図２に示すようにメモリセル
アレイ１９は、本来必要なαビットのＸアドレスに相当
する部分に加え、不良ビット救済のための余裕分が設け
られている。なお、アレイ１９を構成するメモリセルと
しては、ここでは例えばＤＲＡＭを用いた。
【００１５】このような構成において、チップ外部若し
くは同一チップ内メモリユニット外部よりαビットのＸ
アドレスが外部アドレスバス１３に入力されると、その
アドレスはアドレス比較器１４により、βビット（β＞
α）の不良ビットアドレスメモリ１１のアドレス出力と
比較される。具体的には、βビットアドレスの下位αビ
ットと比較される。以下の実施例ではβ＝α＋１として
説明する。
【００１６】まず、不良ビット数が１である場合につい
て説明する。入力アドレス（外部アドレス）が不良ビッ
トアドレスと下位ｎビットで一致しない場合には、アド
レス比較出力バス１５に不一致信号が出力され、内部ア
ドレスバス１７には外部アドレスバス１３からの入力ア
ドレスと同一のアドレスデータが出力される。そして、
このアドレスがＸデコーダ１８に入力され、アドレスに
対応するＸ選択線、例えばワード線が選択される。
【００１７】一方、入力アドレスが不良ビットアドレス
と下位のｎビットで一致した場合、及び不良ビットアド
レスと同じかより大きいアドレスの場合には、内部アド
レス演算器１６により、外部アドレスバス１３のデータ
にｍ加えたアドレスが発生される。ここで、例えばｍ＝
１である。以上により不良ビットは１ビット上位のアド
レスと置換される。
【００１８】不良ビットが複数の場合に関し、以下簡単
のため２ビット不良がアドレスＸA及びＸB にありＸA
＜ＸB である時に関し、図３を参照して説明する。外部
アドレスバス１３の入力Ｘi がＸA より小さいアドレス
の場合には、内部アドレスバス１７には外部アドレスバ
ス１３と同一のデータＸi が出力される。外部アドレス
バス１３の入力Ｘi がＸA と等しいか大きくかつＸB-1
より小さい時、内部アドレスバス１７には外部アドレス
バス１３のデータＸi に“１”加えられた値Ｘi+1 が出
力される。また、外部アドレスバス１３の入力がＸB-1
と等しいか大きい際には、内部アドレスバス１７には外
部アドレスバス１３の入力Ｘi に“２”加えた値Ｘi+2
が出力される。以上により不良ビットは置換される。こ
のアドレスシフトの様子を、図２中に→で示している。
【００１９】同様にして、不良ビットが３ビット以上の
場合には、不良ビットのＸアドレスが下位からＸej（ｊ
＝１，２，…）である場合、外部アドレスバス１３によ
ってＸO からＸe1-1 までのアドレスＸi が入力される
とき、内部アドレスバス１７に外部アドレスと同じ内部
アドレスＸi を発生し、外部アドレスバス１３によりＸ
ej-(j-1)からＸe(j+1)-(j+1)までのアドレスが入力され
るときには、内部アドレス１７に外部アドレスにｊを加
えた内部アドレスＸi+j を発生する。これにより、ｊ個
の不良ビットを救済できることになる。
【００２０】次に、本実施例におけるテストモードに関
して説明する。本実施例では、外部ピンへの信号又は外
部ピンへの入力の組み合わせによりテストモードに入
り、テストフラッグを活性化する。
【００２１】テストモードはＡ，Ｂ２つのモードに分か
れ、その２つのモードは、外部ピンへの入力ないしは入
力の組み合わせによりテストモード検知器２０で検知さ
れ、テストモードフラッグの出力バス２１に出力され
る。
【００２２】Ａモードにおいては、アドレスバス１３の
データはそのまま内部アドレスバス１７に出力される。
これにより、図２に示すαビットに相当する分のメモリ
セルがアクセスされる。Ｂモードにおいては、内部アド
レスバス１７には、最上位ビットを１とし下位アドレス
はアドレスバス１３のデータが出力される。これによ
り、図２に示す余裕分のメモリセルがアクセスされる。
【００２３】以上により、Ａ，Ｂのテストモードにおい
ては、メモリセルアレイ１９の全てのセルへのアクセス
が可能となる。つまり、主メモリセル部と冗長メモリセ
ル部の区別なくアクセステストを行うことができる。
【００２４】次に、前記図１で示した本発明の実施例に
ついて、詳細に説明する。前述したように、この実施例
の半導体記憶装置は、正規の主メモリセルと冗長メモリ
セルを区別することなく、外部からアクセスされるアド
レス数よりも多いセルとそれに対応するアドレスを用意
してある。
【００２５】即ち、複数個の記憶素子のうちの一部の記
憶素子を外部からアクセスして使用するもので、図５に
示すように、外部から入力されるアドレスＡm （０≦Ａ
m ≦Ａmax ）は、内部のアドレスＤm （０≦Ｄm ≦Ｄma
x ）に変換されるが、このとき、Ａmax ＜Ｄmax となっ
ている。
【００２６】外部から入力されたアドレスは、アドレス
バッファ２３に蓄えられる。１１は図１の不良ビットア
ドレスメモリであるアドレス記憶装置で、内部アドレス
のうちアクセスしないもの、即ち不良ビットアドレスを
記憶している。これは、ヒューズでもよいし、ＲＯＭで
もよい。アドレス記憶装置１１はｌ個あり、ｉ番目（０
≦ｉ≦ｌ）のアドレス記憶装置１１に蓄えられている不
良ビットアドレスはＢi である。
【００２７】アドレスバッファ２３に蓄えられていたア
ドレスＡm は、アドレスコンパレータ１４に送られ、ア
ドレスコンパレータ１４はアドレス記憶装置１１に記憶
されたアドレスＢi とアドレスバッファ２３に蓄えられ
た外部アドレスＡm との比較を行う。この比較結果は、
図１の内部アドレス演算器１６としてのアドレス変換装
置に送られ、アドレス変換装置１６はこの比較結果をも
とに外部アドレスＡmを内部アドレスＤm に変換する。
この際、アドレス記憶装置１１に記憶された不良ビット
アドレスＢi に変換される外部アドレスＡm がないよう
な変換を行う。こうして変換された内部アドレスに従っ
て、デコーダ１８がデコードしたメモリセルアレイ１内
の記憶素子をアクセスする。
【００２８】上述した外部アドレスＡm から内部アドレ
スＤm への変換として外部から入力されたアドレスＡm
が、アドレス記憶装置１１に記憶された不良ビットアド
レスの小さい方からｉ番目のもの以上でありｉ＋１番目
のもの未満の時には、外部アドレスにｉ加えて内部アド
レスにするという変換が考えられる。以下に、この変換
を行う実施例の説明を行う。
【００２９】ｉ番目の不良アドレス記憶装置１１には、
小さい方からｉ番目の不良ビットアドレスＢi を記憶さ
せる。アドレスコンパレータ１４の回路構成を図６に示
す。図６に示されるアドレスコンパレータ１４は、ｉ番
目（０≦ｉ≦ｌ）のものであり、外部から入力されたＡ
m はｎビットであるとする。また、不良ビットアドレス
のＢm と外部から入力されたＡm のｋ桁目が、それぞれ
ｂk ，ａk であり、１〜ｋ桁目までの数のがＢk ，Ａk
である。アドレスコンパレータ１４は、外部アドレスＡ
m と不良ビットアドレスＢi の大小を比較する装置であ
る。
【００３０】次に、アドレス変換装置１６の回路構成を
図７（ａ）（ｂ）に示す。ｄi （１≦ｉ≦ｌ）は、ｃi
とｃi+1 のＥＸＮＯＲ出力になっている。但し、ｄ0 は
ｃ1の出力がそのまま入っている。Ａm ＜Ｂ1 なら、ｄ0
のみが“Ｈ”になり、Ｂｉ≦Ａｍ ＜Ｂi+1 の時はｄi
のみが“Ｈ”になる。
【００３１】図７（ｂ）に示すように、このｄi （０≦
ｉ≦ｌ）が、アドレスバッファ２３と加算回路をつなぐ
トランスファゲートＱi （０≦ｉ≦ｌ）と、ｉ加算回路
の出力側に設置されたトランスファゲートＱi'（０≦ｉ
≦ｌ）のゲートに入力されている。ｉ加算回路は、入力
にｉを加算する回路で、通常の全加算器からなってい
る。これにより、外部から入力されたアドレスＡm が、
不良ビットアドレスＢmのうち小さい方からｉ番目のも
の以上であり、ｉ＋１番目のもの未満の時には（Ｂi ≦
Ａm ＜Ｂi+1 ）、外部アドレスＡm にｉを加えて内部ア
ドレスＤm にするという変換を行うことができる。
【００３２】次に、外部から入力されたアドレスＡm が
不良アドレス記憶装置１１に記憶された不良ビットアド
レスの小さい方からｉ番目のもの以上でありｉ＋１番目
のもの未満の時には、外部アドレスにｉ加えて内部アド
レスにするという変換を行うもう一つの実施例の説明を
行う。
【００３３】本実施例ではアドレス記憶装置１１には、
不良ビットのアドレスＢi が入力されていればよく、前
記実施例のようにその順番を問うことはない。また、ア
ドレス記憶装置１１はヒューズでも良いし、ＲＯＭでも
よい。アドレスコンパレータ１４には、前記実施例と同
じものを用いた。アドレス変換装置１６のブロック図を
図８に示す。アドレスコンパレータ１４の出力ｃi （０
≦ｉ≦ｌ）は、加算数算出回路１６−２に入力される。
加算数算出回路１６−２のブロック図を図９に示す。
【００３４】この回路は、不良ビットのアドレスＢi と
外部から入力されたアドレスＡm が、Ｂi ≦Ａm の関係
を満たすようなＢi の個数を求めるものである。Ｂi ≦
Ａmの関係は、アドレスコンパレータ１４の出力ｃi
（０≦ｉ≦ｌ）のうちｃi が“Ｌ”のとき満たされるの
で、Ｂi ≦Ａm の関係を満たすようなＢに個数は、ｃi
のインバータ出力を加算することによって求められる。
加算はｃi を２つずつ組みにして加算し、その出力をま
た２つずつ組みにして加算するという操作を繰り返して
行う。第１段の加算は、１ビットずつの加算であるので
１ビットの加算器で十分であり、この出力は２ビットに
なるので、次段は２ビットずつの加算器を必要とする。
【００３５】このようにして１≦２j となるｊ段まで加
算すると、Ｂi ≦Ａm の関係を満たすようなＢi の個数
を算出することができる。この出力ｇと、アドレスバッ
ファ２３に外部から入力されているアドレスＡm を加算
するのが、アドレス加算回路１６−３である。アドレス
加算回路１６−３の出力が、内部アドレスＤm になる。
これにより、外部から入力されたアドレスＡm が、不良
ビットアドレスＢm の打ち小さい方からｉ番目のもの以
上であり、ｉ＋１番目のもの未満の時には（Ｂi ≦Ａm
＜Ｂi+1 ）、外部アドレスＡm にｉを加えて内部アドレ
スＤm にするという変換を行うことができる。
【００３６】本実施例は前記実施例に比べて、アドレス
記憶装置１１に入力される不良ビットアドレスＢi は順
不同であるという利点を持つ。このことは、記憶装置の
フレキシビリティを増し、テスト時間等の大幅な短縮に
つながる。また、万一、アドレス記憶装置１１とアドレ
スコンパレータ１４の組みのうち１つが破壊されていて
も、それを使用しなければよく、全てのアドレス記憶装
置１１とアドレスコンパレータ１４の組みが動作しなけ
ればならない前記実施例に比べて、チップの歩留まりを
向上させることにもつながる。
【００３７】次に、複数個の記憶素子のうちの一部の記
憶素子を外部からアクセスして使用する記憶装置で、不
良ビットアドレスに変換される外部アドレスＡm がない
ような外部アドレスＡm から内部アドレスＤm への変換
として、以下のようなものが考えられる。
【００３８】不良ビットアドレスＢi と、それに代わる
アドレスＥi を記憶しておき、Ｂiにアクセスされたと
き（Ａm ＝Ｂi （０≦ｉ≦ｌ））には、Ｅi にアクセス
するよう（Ｄm ＝Ｅi ）にし、それ以外のとき（Ａm ≠
Ｂi （０≦ｉ≦ｌ））には、外部アドレスＡm を内部ア
ドレスとする（Ｄm ＝Ａm ）方法である。以下、この変
換を行う実施例の説明を行う。
【００３９】図１０は、本発明のさらに別の実施例に係
わる半導体記憶装置の概略構成を示すブロック図であ
る。外部から入力されるアドレスＡm （０≦Ａm ≦Ａma
x ）は、内部アドレスＤm （０≦Ｄm ≦Ｄmax ）に変換
されるが、このとき、Ａmax ＜Ｄmax となっている点
は、前述した実施例と同様である。
【００４０】外部から入力されたアドレスは、アドレス
バッファ２３に蓄えられる。１１は、アドレス記憶装置
で、内部アドレスのうちアクセスしないもの、即ち不良
ビットアドレスを記憶している。これはヒューズでもよ
いし、ＲＯＭでもよい。アドレス記憶装置１１はｌ個あ
り、ｉ番目（０≦ｉ≦ｌ）のアドレス記憶装置１１に蓄
えられている不良ビットアドレスはＢi である。
【００４１】アドレスバッファ２３に蓄えられたアドレ
スＡm は、不良アドレス検知回路２５に送られる。ｉ番
目のアドレス検知回路２５の出力は２つある。１つはＲ
ＯＮで、外部アドレス無効回路２６に入力されていて、
もう一つは、ＲＯＮｉで、ｉ番目の代替アドレス出力装
置２８に入力されている。ｉ番目のアドレス検知回路２
５はｉ番目のアドレス記憶装置１１に記憶されたアドレ
スＢi が、アドレスバッファ２３に蓄えられた外部アド
レスと一致するか否かを検査する。一致した場合、出力
線を通して外部アドレス無効回路２６を働かせて外部ア
ドレスを無効にすると同時に、ｉ番目の代替アドレス出
力装置２８に代替アドレスを出力させる。ｉ番目の代替
アドレス出力装置２８は、ｉ番目のアドレス検知回路２
５の信号により、ｉ番目の代替アドレス記憶装置２７に
記憶されたアドレスを内部アドレスＤm として出力す
る。こうして変換された内部アドレスに従って、デコー
ダ１８がデコードした記憶素子１９をアクセスする。
【００４２】図１１は、ｉ番目の不良アドレス記憶装置
１１と不良アドレス検知回路２５の一実施例に係わる回
路図である。図１２は、ｉ番目の代替アドレス記憶装置
２７と代替アドレス出力装置２８の一実施例に係わる回
路図である。図１３は、外部アドレス無効回路２６の一
実施例に係わる回路図である。この例では、外部から入
力されるアドレスを１４ビット（ａ0 〜ａ13）と考えて
いるが、何ビットになっても本実施例を適用することが
できる。
【００４３】図１１中のＦ0 ，Ｆ0'〜Ｆ13，Ｆ13' はヒ
ューズであり、これが不良アドレス記憶装置１１であ
る。これをレーザで焼き切ることにより、アドレスを記
憶する。例えば、（ｉ＋１）ビット目（０≦ｉ≦１３）
のアドレスが“１”ならばＦiを焼き切り、“０”なら
ばＦi'を焼き切る。
【００４４】Ｑ0 ，Ｑ0'〜Ｑ13，Ｑ13' はｎＭＯＳトラ
ンジスタで、そのゲートには、外部アドレス（ａ0 〜ａ
13）とその相補信号（／ａ0 〜／ａ13）が順番に入力さ
れている。ソースには、Ｆ0 〜Ｆ13' のヒューズが接続
されており、その先は接地されている。Ｑ0 〜Ｑ13' の
ドレイン側は共通端子／ＲＯＮｉに接続されている。／
ＲＯＮｉは、ＰＲ１によってｐＭＯＳトランジスタＱ14
を通してＶccにプリチャージされる。／ＲＯＮｉは、プ
リチャージ後ある程度時間をおいた信号ＰＲ２により、
ｎＭＯＳトランジスタＱ15を通してｎＭＯＳトランジス
タＱ16のゲートに接続される。Ｑ16のドレイン側は端子
ＲＯＮに接続され、ソース側は接地されている。ＲＯＮ
は、ＰＲ１によりｐＭＯＳトランジスタＱ17を通してＶ
ccにプリチャージされる。また、ＲＯＮｉは、インバー
タ２つによって、自分自身をラッチしている。
【００４５】また、／ＲＯＮｉは、ＰＲ２により、ｎＭ
ＯＳトランジスタＱ18を通してＲＯＮｉに接続される。
ＲＯＮｉは、ＰＲ１によりｎＭＯＳトランジスタＱ17を
通してＶssにプリチャージされる。また、ＲＯＮｉは、
インバータ２つによって、自分自身をラッチしている。
【００４６】動作は以下のようにして行う。まず、アド
レスが入力される前はＰＲ１により／ＲＯＮｉは“Ｈ”
に、ＲＯＮは“Ｌ”に、ＲＯＮｉは“Ｌ”にプリチャー
ジされる。アドレスが入力され、不良アドレス記憶装置
１１に記憶されたアドレスと一致すると、／ＲＯＮｉは
“Ｌ”になり、不良アドレス記憶装置１１に記憶された
アドレスと一致しないと、／ＲＯＮｉは“Ｈ”のままで
ある。この後、ＰＲ２によって、Ｑ15とＱ18がＯＮす
る。／ＲＯＮｉが“Ｌ”のときは、ＲＯＮは“Ｈ”のま
まであり、ＲＯＮｉは“Ｌ”のままである。／ＲＯＮｉ
が“Ｈ”のときは、ＲＯＮは“Ｌ”になって、ＲＯＮｉ
は“Ｈ”になる。
【００４７】Ｆ50〜Ｆ63はヒューズであり、これが代替
アドレス記憶装置２９である。これをレーザで焼き切る
ことにより、アドレスを記憶する。例えば、（ｉ＋１）
ビット目（０≦ｉ≦１３）のアドレスが“０”ならば、
Ｆ（５０＋ｉ）を焼き切り、“１”ならば焼き切らな
い。
【００４８】ヒューズＦ50〜Ｆ63の一方の端子は接地さ
れており、もう一方の端子はｅ0 〜ｅ13の端子に接続さ
れている。ｅ0 〜ｅ13の端子はＰＲ１によりｐＭＯＳト
ランジスタＱ30〜Ｑ43を通してＶccにプリチャージされ
る。これによりヒューズＦ（５０＋ｉ）を切断したもの
のみ、ｅi の出力が“Ｈ”となり、上記のように記憶さ
れた代替アドレスが出力されることになる。
【００４９】ｅ0 〜ｅ13はそれぞれＲＯＮｉをゲート入
力とするｎＭＯＳトランジスタＱ50〜Ｑ63を通して内部
アドレスｄ0 〜ｄ13に接続されている。また、ａ0 〜ａ
13はそれぞれＲＯＮをゲート入力とするｎＭＯＳトラン
ジスタＱ70〜Ｑ83を通して内部アドレスｄ0 ｄ13に接続
されている。
【００５０】これらの回路により、アドレスが入力さ
れ、不良アドレス記憶装置１１に記憶されたアドレスと
一致すると、ＲＯＮは“Ｌ”になって、ＲＯＮｉは
“Ｈ”になる。このときは外部アドレスＡm は出力され
ず、代替アドレスＤm が出力される。不良アドレス記憶
装置１１に記憶されたアドレスと一致しないと、ＲＯＮ
は“Ｈ”になって、ＲＯＮｉは“Ｌ”になる。このとき
は外部アドレスＡm が出力され、代替アドレスＤm は出
力されない。
【００５１】以上のようにして、不良ビットアドレスＢ
i と、それに代わるアドレスＥi を記憶しておき、Ｂi
にアクセスされたとき（Ａm ＝Ｂi （０≦１≦ｌ））に
は、Ｅi にアクセスするよう（Ｄm ＝Ｅi ）にし、それ
以外のとき（Ａm ≠Ｂi （０≦ｉ≦ｌ））には、外部ア
ドレスＡm を内部アドレスとする（Ｄm ＝Ａm ）ことが
できる。デコーダに関しては、従来よりも、アドレスビ
ット数が１ビット増加する分だけ複雑になる。
【００５２】なお、本発明は上述した実施例に限定され
るものではない。実施例では、Ｘアドレスに関して不良
ビットのアドレス記憶、アドレスシフトを行ったが、Ｙ
アドレスに関して同様にアドレス記憶、アドレスシフト
を行うようにしてもよい。不良ビットがＸアドレス側に
偏在するかＹアドレス側に偏在するか応じてＸ又はＹを
選択すればよい。不良ビットの偏在が予め分かっていな
い場合は、Ｘ，Ｙ双方に関して不良ビットのアドレス記
憶、アドレスシフトの機能を持たせ、実際にテストした
結果に応じてＸ又はＹを選択するようにしてもよい。
【００５３】また、メモリセルはＤＲＡＭに何等限定さ
れるものではなく、他の種類、例えばＳＲＡＭ，ＥＰＲ
ＯＭ，ＥＥＰＲＯＭ等を使用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００５４】
【発明の効果】以上詳述したように本発明によれば、不
良ビットのメモリのＸアドレスを記憶する手段と、不良
ビットアドレスＸe の入力によりＸe+m の内部アドレス
を発生する手段とを設けることにより、冗長メモリセル
のテストを可能にすることができ、さらに冗長メモリを
必ずしも隣接しないメモリマットの不良ビット救済にも
利用することができ、これにより不良ビットを不良冗長
メモリに置換することなく確実に救済することができ、
かつ救済効率の向上をはかり得る半導体記憶装置を実現
することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる半導体記憶装置の基
本構成を示すブロック図。
【図２】実施例に用いたメモリセルアレイのアドレス構
成を示す図。
【図３】不良ビットに対応するアドレスシフトの様子を
説明するための図。
【図４】従来の半導体記憶装置の基本構成を示すブロッ
ク図。
【図５】実施例に係わる半導体記憶装置のより具体的な
構成を示すブロック図。
【図６】アドレスコンパレータを示す回路図。
【図７】アドレス変換装置を示す回路図。
【図８】アドレス変換装置を示すブロック図。
【図９】加算数算出回路を示すブロック図。
【図１０】別の実施例に係わる半導体記憶装置の概略構
成を示すブロック図。
【図１１】不良アドレス記憶装置及び不良アドレス検知
回路を示す回路図。
【図１２】代替アドレス記憶装置及び代替アドレス出力
装置を示す回路図。
【図１３】外部アドレス無効回路を示す回路図。
【符号の説明】 １１…不良ビットアドレスメモリ １２…不良ビットアドレスの出力バス １３…外部アドレスバス １４…アドレス比較器 １５…アドレス比較結果の出力バス １６…内部アドレス演算器 １７…内部アドレスバス １８…Ｘデコーダ １９…メモリセルアレイ ２０…テストモード検知器 ２１…テストモードフラッグの出力バス ２２…外部ピン入力信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G11C 11/413 H01L 27/10

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】ＸＹ方向にアレイ状にメモリセルが配設さ
    れたメモリセルアレイと、 前記メモリセルアレイにおいて、それぞれがＸアドレス
    及びＹアドレスで定義されるメモリセルのうち、不良ビ
    ットのメモリセルの少なくともＸアドレスを記憶する手
    段と、 外部から前記不良ビットのアドレスに相当するＸアドレ
    スＸe が入力された時に、内部アドレスとしてアドレス
    Ｘe+m （ｍは正又は負の整数）を発生し、外部から前記
    不良ビットのアドレスに相当するＸアドレスＸe 及びＸ
    e よりも上位のアドレスＸi が入力されるとき、内部ア
    ドレスとしてＸi+m （ｍは正又は負の整数）を発生する
    アドレス手段とを具備してなることを特徴とする半導体
    記憶装置。
  2. 【請求項２】ＸＹ方向にアレイ状にメモリセルが配設さ
    れたメモリセルアレイと、 前記メモリセルアレイにおいて、それぞれがＸアドレス
    及びＹアドレスで定義されるメモリセルのうち、不良ビ
    ットのメモリセルの少なくともＸアドレスを記憶する手
    段と、 外部から前記不良ビットのアドレスに相当するＸアドレ
    スＸe が入力された時に、内部アドレスとしてアドレス
    Ｘe+m （ｍは正又は負の整数）を発生するアドレス手段
    とを具備し、 前記アドレス手段は、前記メモリセルアレイに複数の不
    良ビットが存在し、そのＸアドレスが下位からＸej（ｊ
    ＝１、２、…）である場合、外部アドレスとしてＸO か
    らＸe1−1 までのアドレスＸi が入力される時、内部ア
    ドレスとして外部アドレスと同じアドレスＸi を発生
    し、外部アドレスとしてＸej-(j-1)からＸe(j+1)-(j+1)
    までのアドレスが入力されるときには、内部アドレスと
    して外部アドレスにｊを加えたアドレスＸi+j を発生す
    ることを特徴する半導体記憶装置。
  3. 【請求項３】ＸＹ方向にアレイ状にメモリセルが配設さ
    れたメモリセルアレイと、 不良ビットのメモリセルのＸアドレス及びＹアドレスを
    記憶する記憶手段と、 不良ビットの偏在に応じてアドレスシフトすべきアドレ
    スＸ、Ｙのいずれかを選択する手段と、 外部から前記不良ビットアドレスに相当する前記選択さ
    れたＸアドレスＸe 又はＹアドレスＹe が入力されると
    き、内部アドレスとしてＸe+m 又はＹe+m （ｍは正又は
    負の整数）を発生する手段とを具備することを特徴とす
    る半導体記憶装置。
  4. 【請求項４】少なくともＸ方向にアレイ状にメモリセル
    が配設されたメモリセルアレイと、 外部から入力されるＸアドレスを内部のＸアドレスに変
    換する場合に、アクセスされない内部Ｘアドレスを任意
    に規定するアドレス変換回路と、 複数の不良アドレスを記憶する手段と、 前記複数の不良アドレスと前記外部から入力されるＸア
    ドレスを比較する手段と、 前記外部から入力されるＸアドレスと等しいか若しくは
    小さい不良アドレスの個数を出力する手段とを具備する
    ことを特徴とする半導体記憶装置。
  5. 【請求項５】前記アドレス変換回路は、前記外部入力さ
    れたアドレスと等しいか若しくは小さい不良アドレスの
    個数を外部アドレスに加算して内部アドレスを発生する
    手段を含むことを特徴とする請求項４記載の半導体記憶
    装置。
  6. 【請求項６】前記外部入力されたアドレスと等しいか若
    しくは小さい不良アドレスの個数を出力する手段は、１
    ビットの不良アドレスを記憶する手段を有することを特
    徴とする請求項４記載の半導体記憶装置。
  7. 【請求項７】少なくともＸ方向にアレイ状にメモリセル
    が配設されたメモリセルアレイと、 外部から入力されるＸアドレスを内部のＸアドレスに変
    換するアドレス変換回路と、 前記変換された内部のＸアドレスに従って前記メモリセ
    ルアレイからセルを選 択するデコーダと を具備し、前記内部Ｘアドレスが指定するアドレス空間は、少なく
    とも前記外部Ｘアドレスが指定するアドレス空間より大
    きく、 前記アドレス変換回路は、アクセスされない内部Ｘアド
    レスを任意に規定する手段と、外部から入力されるＸア
    ドレスから内部のＸアドレスに変換を行う場合に、前記
    規定した内部Ｘアドレスに対応した外部アドレスが入力
    した際に予め記憶させた内部Ｘ’アドレスを発生する手
    段を有することを特徴とする半導体記憶装置。
  8. 【請求項８】不良アドレスを記憶する手段と、外部アド
    レスと前記不良アドレスとを比較する手段と、前記外部
    アドレスが前記不良アドレスと一致した場合に、所定の
    内部アドレスを内部アドレスバスに出力する手段とを更
    に具備することを特徴とする請求項７記載の半導体記憶
    装置。
  9. 【請求項９】前記不良アドレスを記憶する手段は、電気
    的或いはレーザ光により切断されるヒューズを含むこと
    を特徴とする請求項７記載の半導体記憶装置。
  10. 【請求項１０】少なくともＸ方向にアレイ状にメモリセ
    ルが配設されたメモリセルアレイと、 外部から入力されるＸアドレスを内部のＸアドレスに変
    換する場合に、アクセスされない内部Ｘアドレスを任意
    に規定するアドレス変換回路と外部アドレス及びそれを
    検知増幅したアドレスのいずれかと、内部で発生したア
    ドレスとを切り替えて伝達する内部アドレスバスとを具
    備することを特徴とする半導体記憶装置。
  11. 【請求項１１】前記内部アドレスバスの論理バス幅が前
    記外部アドレスの論理バス幅より広いことを特徴とする
    請求項１０記載の半導体記憶装置。
  12. 【請求項１２】前記内部アドレスバスが規定する全ての
    アドレスに対応する数よりも内部に有する物理メモリの
    数が少ないことを特徴とする請求項１１記載の半導体記
    憶装置。
  13. 【請求項１３】前記アクセスされない内部Ｘアドレス規
    定するプログラマブル回路をさらに具備することを特徴
    とする請求項１０記載の半導体記憶装置。
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