JP3281203B2 - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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Description
【0001】
【産業上の利用分野】本発明は、メモリセルが複数個ア
レイ状に配置されたメモリセルアレイを有する半導体記
憶装置に係わり、特にメモリセルの不良ビット救済機能
を備えた半導体記憶装置に関する。
レイ状に配置されたメモリセルアレイを有する半導体記
憶装置に係わり、特にメモリセルの不良ビット救済機能
を備えた半導体記憶装置に関する。
【0002】
【従来の技術】メモリセルをマトリクス配置したメモリ
セルアレイにおいては、全てのビット(メモリセル)を
欠陥なしに形成することは極めて難しい。このため、欠
陥を有するメモリセルを別に用意したメモリセルに置換
する、いわゆる不良ビットの救済が必要である。
セルアレイにおいては、全てのビット(メモリセル)を
欠陥なしに形成することは極めて難しい。このため、欠
陥を有するメモリセルを別に用意したメモリセルに置換
する、いわゆる不良ビットの救済が必要である。
【0003】従来の代表的な不良メモリ救済方式とし
て、図4に示す構成が知られている。図中の1は主メモ
リセルアレイ、2は冗長メモリセルアレイ、3は主メモ
リセルアレイ1側のデコーダ、4は冗長メモリセルアレ
イ2側の選択デコーダ、5は冗長ヒューズ、6は制御回
路である。
て、図4に示す構成が知られている。図中の1は主メモ
リセルアレイ、2は冗長メモリセルアレイ、3は主メモ
リセルアレイ1側のデコーダ、4は冗長メモリセルアレ
イ2側の選択デコーダ、5は冗長ヒューズ、6は制御回
路である。
【0004】この方式では、複数のメモリセルをメモリ
マットに分割し、そのメモリマットにおいて、主メモリ
セルアレイ1と冗長メモリセルアレイ2を有し、外部か
らアドレスが入力されると不良ビットアドレスであるか
どうかを判断する。そして、不良ビットのアドレスであ
れば、主メモリセルアレイ1のデコーダ3からの出力を
不活性のままとし、冗長メモリセルアレイ2のデコーダ
4を活性化し、冗長メモリセルアレイ2にアクセスして
いた。
マットに分割し、そのメモリマットにおいて、主メモリ
セルアレイ1と冗長メモリセルアレイ2を有し、外部か
らアドレスが入力されると不良ビットアドレスであるか
どうかを判断する。そして、不良ビットのアドレスであ
れば、主メモリセルアレイ1のデコーダ3からの出力を
不活性のままとし、冗長メモリセルアレイ2のデコーダ
4を活性化し、冗長メモリセルアレイ2にアクセスして
いた。
【0005】しかしながら、この種の従来方式には、次
の2つの問題があった。第1には、冗長メモリセルアレ
イ2の不良を予めテストすることができないために、主
メモリセルアレイ1の不良ビットを冗長メモリに置換し
ても、不良冗長メモリセルに置換してしまい救済できな
い場合がある。また第2には、冗長メモリで救済される
のは、その冗長メモリに隣接するアレイだけであり、救
済効率が悪いという問題があった。
の2つの問題があった。第1には、冗長メモリセルアレ
イ2の不良を予めテストすることができないために、主
メモリセルアレイ1の不良ビットを冗長メモリに置換し
ても、不良冗長メモリセルに置換してしまい救済できな
い場合がある。また第2には、冗長メモリで救済される
のは、その冗長メモリに隣接するアレイだけであり、救
済効率が悪いという問題があった。
【0006】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置においては、不良ビットを冗長メモリに置
換しても、不良冗長メモリセルに置換してしまい救済で
きない場合があり、また冗長メモリで救済されるのはそ
れに隣接するアレイだけであり、救済効率が悪いという
問題があった。
導体記憶装置においては、不良ビットを冗長メモリに置
換しても、不良冗長メモリセルに置換してしまい救済で
きない場合があり、また冗長メモリで救済されるのはそ
れに隣接するアレイだけであり、救済効率が悪いという
問題があった。
【0007】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、不良ビットを不良冗長
メモリセルに置換することなく確実に救済することがで
き、かつ不良ビット救済効率の向上をはかり得る半導体
記憶装置を提供することにある。
ので、その目的とするところは、不良ビットを不良冗長
メモリセルに置換することなく確実に救済することがで
き、かつ不良ビット救済効率の向上をはかり得る半導体
記憶装置を提供することにある。
【0008】
【課題を解決するための手段】本発明の骨子は、冗長メ
モリセルのテストを可能にすること、さらには冗長メモ
リを必ずしも隣接しないメモリマットの不良ビット救済
にも利用することにある。
モリセルのテストを可能にすること、さらには冗長メモ
リを必ずしも隣接しないメモリマットの不良ビット救済
にも利用することにある。
【0009】即ち本発明は、XY方向にアレイ状に配設
されるメモリセルアレイを有する半導体記憶装置におい
て、Xアドレス及びYアドレスで定義されるメモリセル
のうち、不良ビットのメモリセルの少なくともXアドレ
スを記憶する手段と、外部から不良ビットのアドレスに
相当するXアドレスXe が入力されるとき、内部アドレ
スとしてXe+m (mは正又は負の整数)を発生する手段
とを具備してなることを特徴とする。
されるメモリセルアレイを有する半導体記憶装置におい
て、Xアドレス及びYアドレスで定義されるメモリセル
のうち、不良ビットのメモリセルの少なくともXアドレ
スを記憶する手段と、外部から不良ビットのアドレスに
相当するXアドレスXe が入力されるとき、内部アドレ
スとしてXe+m (mは正又は負の整数)を発生する手段
とを具備してなることを特徴とする。
【0010】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 外部から不良ビットのアドレスに相当するXアドレ
スXe 及びXe よりも上位のアドレスXi が入力される
とき、内部アドレスとしてXi+m (mは正又は負の整
数)を発生すること。 (2) メモリセルアレイに複数の不良ビットが存在し、そ
のXアドレスが下位からXej(j=1,2,…)である
場合、外部アドレスとしてXO からXe1−1 までのアド
レスXi が入力されるとき、内部アドレスとして外部ア
ドレスと同じアドレスXi を発生する。そして、外部ア
ドレスとしてXe1からXe2-2までのアドレスXi が入力
されるとき、内部アドレスとして外部アドレスに“1”
を加えたアドレスXi+1 を発生し、外部アドレスとして
Xe2-1からXe3-3までのアドレスXi が入力されると
き、内部アドレスとして外部アドレスに“2”を加えた
アドレスXi+2 を発生する。つまり、外部アドレスとし
てXej-(j-1)からXe(j+1)-(j+1)までのアドレスXi が
入力されるときには、内部アドレスとして外部アドレス
に“j”を加えたアドレスXi+j を発生すること。 (3) Xアドレスをビット線選択のためのカラムアドレス
(又はワード線選択のためのロウアドレス)とし、Yア
ドレスをロウアドレス(又はカラムアドレス)としたこ
と。 (4) 不良ビットのメモリセルのXアドレス及びYアドレ
スの双方を記憶する手段と、不良ビットの偏在に応じて
アドレスシフトすべきアドレスX,Yのいずれかを選択
する手段と、外部から不良ビットアドレスに相当する上
記選択されたXアドレスXe 又はYアドレスYe が入力
されるとき、内部アドレスとしてXe+m 又はYe+m (m
は正又は負の整数)を発生する手段とを具備してなるこ
と。 (5) アドレスシフトを負とすること。(6) 少なくともX方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、外部から入力されるXアドレ
スを内部のXアドレスに変換する場合に、アクセスされ
ない内部Xアドレスを任意に規定するアドレス変換回路
と、複数の不良アドレスを記憶する手段と、前記複数の
不良アドレスと前記外部から入力されるX アドレスを比
較する手段と、前記外部から入力されるXアドレスと等
しいか若しくは小さい不良アドレスの個数を出力する手
段とを具備すること。 (7) 前記アドレス変換回路が、外部入力されたアドレス
と等しいか若しくは小さい不良アドレスの個数を外部ア
ドレスに加算して内部アドレスを発生する手段を含むこ
と。 (8) 前記外部入力されたアドレスと等しいか若しくは小
さい不良アドレスの個数を出力する手段は、1ビットの
不良アドレスを記憶する手段を有すること。(9) 少なくともX方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、外部から入力されるXアドレ
スを内部のXアドレスに変換する場合に、アクセスされ
ない内部Xアドレスを任意に規定するアドレス変換回路
とを具備し、前記アドレス変換回路は、外部から入力さ
れるXアドレスから内部のXアドレスに変換を行う際、
任意に規定したアドレスに対応した外部アドレスが入力
した際に予め記憶させた内部Xアドレスを発生する手段
を有すること。 (10) 不良アドレスを記憶する手段と、外部アドレスと
前記不良アドレスとを比較する手段と、前記外部アドレ
スが前記不良アドレスと一致した場合に、所定の内部ア
ドレスを内部アドレスバスに出力する手段とを更に具備
すること。 (11) 前記不良アドレスを記憶する手段は、電気的或い
はレーザ光により切断されるヒューズを含むこと。(12) 少なくともX方向にアレイ状にメモリセルが配設
されたメモリセルアレイと、外部から入力されるXアド
レスを内部のXアドレスに変換する場合に、アクセスさ
れない内部Xアドレスを任意に規定するアドレス変換回
路と、外部アドレス及びそれを検知増幅したアドレスの
いずれかと、内部で発生したアドレスとを切り替えて伝
達する内部アドレスバスとを具備すること。 (13) 前記アクセスされない内部Xアドレス規定するプ
ログラマブル回路をさらに具備すること。 (14) 外部信号にしたがって前記アドレス変換をディス
イネーブルする回路をさらに具備すること。
は、次のものがあげられる。 (1) 外部から不良ビットのアドレスに相当するXアドレ
スXe 及びXe よりも上位のアドレスXi が入力される
とき、内部アドレスとしてXi+m (mは正又は負の整
数)を発生すること。 (2) メモリセルアレイに複数の不良ビットが存在し、そ
のXアドレスが下位からXej(j=1,2,…)である
場合、外部アドレスとしてXO からXe1−1 までのアド
レスXi が入力されるとき、内部アドレスとして外部ア
ドレスと同じアドレスXi を発生する。そして、外部ア
ドレスとしてXe1からXe2-2までのアドレスXi が入力
されるとき、内部アドレスとして外部アドレスに“1”
を加えたアドレスXi+1 を発生し、外部アドレスとして
Xe2-1からXe3-3までのアドレスXi が入力されると
き、内部アドレスとして外部アドレスに“2”を加えた
アドレスXi+2 を発生する。つまり、外部アドレスとし
てXej-(j-1)からXe(j+1)-(j+1)までのアドレスXi が
入力されるときには、内部アドレスとして外部アドレス
に“j”を加えたアドレスXi+j を発生すること。 (3) Xアドレスをビット線選択のためのカラムアドレス
(又はワード線選択のためのロウアドレス)とし、Yア
ドレスをロウアドレス(又はカラムアドレス)としたこ
と。 (4) 不良ビットのメモリセルのXアドレス及びYアドレ
スの双方を記憶する手段と、不良ビットの偏在に応じて
アドレスシフトすべきアドレスX,Yのいずれかを選択
する手段と、外部から不良ビットアドレスに相当する上
記選択されたXアドレスXe 又はYアドレスYe が入力
されるとき、内部アドレスとしてXe+m 又はYe+m (m
は正又は負の整数)を発生する手段とを具備してなるこ
と。 (5) アドレスシフトを負とすること。(6) 少なくともX方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、外部から入力されるXアドレ
スを内部のXアドレスに変換する場合に、アクセスされ
ない内部Xアドレスを任意に規定するアドレス変換回路
と、複数の不良アドレスを記憶する手段と、前記複数の
不良アドレスと前記外部から入力されるX アドレスを比
較する手段と、前記外部から入力されるXアドレスと等
しいか若しくは小さい不良アドレスの個数を出力する手
段とを具備すること。 (7) 前記アドレス変換回路が、外部入力されたアドレス
と等しいか若しくは小さい不良アドレスの個数を外部ア
ドレスに加算して内部アドレスを発生する手段を含むこ
と。 (8) 前記外部入力されたアドレスと等しいか若しくは小
さい不良アドレスの個数を出力する手段は、1ビットの
不良アドレスを記憶する手段を有すること。(9) 少なくともX方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、外部から入力されるXアドレ
スを内部のXアドレスに変換する場合に、アクセスされ
ない内部Xアドレスを任意に規定するアドレス変換回路
とを具備し、前記アドレス変換回路は、外部から入力さ
れるXアドレスから内部のXアドレスに変換を行う際、
任意に規定したアドレスに対応した外部アドレスが入力
した際に予め記憶させた内部Xアドレスを発生する手段
を有すること。 (10) 不良アドレスを記憶する手段と、外部アドレスと
前記不良アドレスとを比較する手段と、前記外部アドレ
スが前記不良アドレスと一致した場合に、所定の内部ア
ドレスを内部アドレスバスに出力する手段とを更に具備
すること。 (11) 前記不良アドレスを記憶する手段は、電気的或い
はレーザ光により切断されるヒューズを含むこと。(12) 少なくともX方向にアレイ状にメモリセルが配設
されたメモリセルアレイと、外部から入力されるXアド
レスを内部のXアドレスに変換する場合に、アクセスさ
れない内部Xアドレスを任意に規定するアドレス変換回
路と、外部アドレス及びそれを検知増幅したアドレスの
いずれかと、内部で発生したアドレスとを切り替えて伝
達する内部アドレスバスとを具備すること。 (13) 前記アクセスされない内部Xアドレス規定するプ
ログラマブル回路をさらに具備すること。 (14) 外部信号にしたがって前記アドレス変換をディス
イネーブルする回路をさらに具備すること。
【0011】
【作用】本発明によれば、不良ビットのメモリセルのX
アドレスを記憶する手段と、不良ビットのアドレスXe
の入力によりXe+m の内部アドレスを発生する手段とを
設けることにより、主メモリセルアレイと冗長メモリセ
ルアレイの物理的区分を必ずしも必要とせず、冗長メモ
リセル部も主メモリセル部と同等にアクセステストを行
うことが可能となる。このため、不良ビットの確実な救
済ができ、さらに救済効率を向上させることができる。
アドレスを記憶する手段と、不良ビットのアドレスXe
の入力によりXe+m の内部アドレスを発生する手段とを
設けることにより、主メモリセルアレイと冗長メモリセ
ルアレイの物理的区分を必ずしも必要とせず、冗長メモ
リセル部も主メモリセル部と同等にアクセステストを行
うことが可能となる。このため、不良ビットの確実な救
済ができ、さらに救済効率を向上させることができる。
【0012】また、前記 (1)のように構成すれば、不良
ビットのアドレス以上のアドレスを持った部分は、mビ
ットアドレスがシフトすることになり、X>Xe の数に
対しmビット加算という簡単な演算により不良ビット救
済が可能となる。さらに、前記 (2)のように、複数の不
良ビットのXアドレスを下位からXej(j=1,2,
…)と設定し、外部アドレスとしてXej-(j-1)からX
e(j+1)-(j+1)までのアドレスが入力されるときに、内部
アドレスとして外部アドレスにjを加えた内部アドレス
Xi+j を発生することことにより、不良ビットが複数の
場合にも不良ビットを簡単に救済することが可能とな
る。
ビットのアドレス以上のアドレスを持った部分は、mビ
ットアドレスがシフトすることになり、X>Xe の数に
対しmビット加算という簡単な演算により不良ビット救
済が可能となる。さらに、前記 (2)のように、複数の不
良ビットのXアドレスを下位からXej(j=1,2,
…)と設定し、外部アドレスとしてXej-(j-1)からX
e(j+1)-(j+1)までのアドレスが入力されるときに、内部
アドレスとして外部アドレスにjを加えた内部アドレス
Xi+j を発生することことにより、不良ビットが複数の
場合にも不良ビットを簡単に救済することが可能とな
る。
【0013】
【実施例】まず、本発明の実施例の概略について説明す
る。図1は、本発明の一実施例に係わる半導体記憶装置
の基本構成を示すブロック図である。図中の11は不良
ビットのXアドレスを記憶する不良ビットアドレスメモ
リ、12は不良ビットアドレスの出力バス、13は外部
アドレスが入力される外部アドレスバス、14はバス1
2,13の各アドレスを比較するアドレス比較器、15
はアドレス比較結果の出力バス、16は内部アドレスを
作成するための内部アドレス演算器、17は作成された
内部アドレスが出力される内部アドレスバス、18はX
デコーダ、19はメモリセルアレイ、20はテストモー
ド検知器、21はテストモードフラッグの出力バス、2
2は外部ピン入力信号を示している。
る。図1は、本発明の一実施例に係わる半導体記憶装置
の基本構成を示すブロック図である。図中の11は不良
ビットのXアドレスを記憶する不良ビットアドレスメモ
リ、12は不良ビットアドレスの出力バス、13は外部
アドレスが入力される外部アドレスバス、14はバス1
2,13の各アドレスを比較するアドレス比較器、15
はアドレス比較結果の出力バス、16は内部アドレスを
作成するための内部アドレス演算器、17は作成された
内部アドレスが出力される内部アドレスバス、18はX
デコーダ、19はメモリセルアレイ、20はテストモー
ド検知器、21はテストモードフラッグの出力バス、2
2は外部ピン入力信号を示している。
【0014】本実施例のメモリセルアレイ19は、外部
的にはαビットのXアドレスを有するものとして使用す
るが、内部アドレスはβビット(α+1)で定義される
ものとする。具体的には、図2に示すようにメモリセル
アレイ19は、本来必要なαビットのXアドレスに相当
する部分に加え、不良ビット救済のための余裕分が設け
られている。なお、アレイ19を構成するメモリセルと
しては、ここでは例えばDRAMを用いた。
的にはαビットのXアドレスを有するものとして使用す
るが、内部アドレスはβビット(α+1)で定義される
ものとする。具体的には、図2に示すようにメモリセル
アレイ19は、本来必要なαビットのXアドレスに相当
する部分に加え、不良ビット救済のための余裕分が設け
られている。なお、アレイ19を構成するメモリセルと
しては、ここでは例えばDRAMを用いた。
【0015】このような構成において、チップ外部若し
くは同一チップ内メモリユニット外部よりαビットのX
アドレスが外部アドレスバス13に入力されると、その
アドレスはアドレス比較器14により、βビット(β>
α)の不良ビットアドレスメモリ11のアドレス出力と
比較される。具体的には、βビットアドレスの下位αビ
ットと比較される。以下の実施例ではβ=α+1として
説明する。
くは同一チップ内メモリユニット外部よりαビットのX
アドレスが外部アドレスバス13に入力されると、その
アドレスはアドレス比較器14により、βビット(β>
α)の不良ビットアドレスメモリ11のアドレス出力と
比較される。具体的には、βビットアドレスの下位αビ
ットと比較される。以下の実施例ではβ=α+1として
説明する。
【0016】まず、不良ビット数が1である場合につい
て説明する。入力アドレス(外部アドレス)が不良ビッ
トアドレスと下位nビットで一致しない場合には、アド
レス比較出力バス15に不一致信号が出力され、内部ア
ドレスバス17には外部アドレスバス13からの入力ア
ドレスと同一のアドレスデータが出力される。そして、
このアドレスがXデコーダ18に入力され、アドレスに
対応するX選択線、例えばワード線が選択される。
て説明する。入力アドレス(外部アドレス)が不良ビッ
トアドレスと下位nビットで一致しない場合には、アド
レス比較出力バス15に不一致信号が出力され、内部ア
ドレスバス17には外部アドレスバス13からの入力ア
ドレスと同一のアドレスデータが出力される。そして、
このアドレスがXデコーダ18に入力され、アドレスに
対応するX選択線、例えばワード線が選択される。
【0017】一方、入力アドレスが不良ビットアドレス
と下位のnビットで一致した場合、及び不良ビットアド
レスと同じかより大きいアドレスの場合には、内部アド
レス演算器16により、外部アドレスバス13のデータ
にm加えたアドレスが発生される。ここで、例えばm=
1である。以上により不良ビットは1ビット上位のアド
レスと置換される。
と下位のnビットで一致した場合、及び不良ビットアド
レスと同じかより大きいアドレスの場合には、内部アド
レス演算器16により、外部アドレスバス13のデータ
にm加えたアドレスが発生される。ここで、例えばm=
1である。以上により不良ビットは1ビット上位のアド
レスと置換される。
【0018】不良ビットが複数の場合に関し、以下簡単
のため2ビット不良がアドレスXA及びXB にありXA
<XB である時に関し、図3を参照して説明する。外部
アドレスバス13の入力Xi がXA より小さいアドレス
の場合には、内部アドレスバス17には外部アドレスバ
ス13と同一のデータXi が出力される。外部アドレス
バス13の入力Xi がXA と等しいか大きくかつXB-1
より小さい時、内部アドレスバス17には外部アドレス
バス13のデータXi に“1”加えられた値Xi+1 が出
力される。また、外部アドレスバス13の入力がXB-1
と等しいか大きい際には、内部アドレスバス17には外
部アドレスバス13の入力Xi に“2”加えた値Xi+2
が出力される。以上により不良ビットは置換される。こ
のアドレスシフトの様子を、図2中に→で示している。
のため2ビット不良がアドレスXA及びXB にありXA
<XB である時に関し、図3を参照して説明する。外部
アドレスバス13の入力Xi がXA より小さいアドレス
の場合には、内部アドレスバス17には外部アドレスバ
ス13と同一のデータXi が出力される。外部アドレス
バス13の入力Xi がXA と等しいか大きくかつXB-1
より小さい時、内部アドレスバス17には外部アドレス
バス13のデータXi に“1”加えられた値Xi+1 が出
力される。また、外部アドレスバス13の入力がXB-1
と等しいか大きい際には、内部アドレスバス17には外
部アドレスバス13の入力Xi に“2”加えた値Xi+2
が出力される。以上により不良ビットは置換される。こ
のアドレスシフトの様子を、図2中に→で示している。
【0019】同様にして、不良ビットが3ビット以上の
場合には、不良ビットのXアドレスが下位からXej(j
=1,2,…)である場合、外部アドレスバス13によ
ってXO からXe1-1 までのアドレスXi が入力される
とき、内部アドレスバス17に外部アドレスと同じ内部
アドレスXi を発生し、外部アドレスバス13によりX
ej-(j-1)からXe(j+1)-(j+1)までのアドレスが入力され
るときには、内部アドレス17に外部アドレスにjを加
えた内部アドレスXi+j を発生する。これにより、j個
の不良ビットを救済できることになる。
場合には、不良ビットのXアドレスが下位からXej(j
=1,2,…)である場合、外部アドレスバス13によ
ってXO からXe1-1 までのアドレスXi が入力される
とき、内部アドレスバス17に外部アドレスと同じ内部
アドレスXi を発生し、外部アドレスバス13によりX
ej-(j-1)からXe(j+1)-(j+1)までのアドレスが入力され
るときには、内部アドレス17に外部アドレスにjを加
えた内部アドレスXi+j を発生する。これにより、j個
の不良ビットを救済できることになる。
【0020】次に、本実施例におけるテストモードに関
して説明する。本実施例では、外部ピンへの信号又は外
部ピンへの入力の組み合わせによりテストモードに入
り、テストフラッグを活性化する。
して説明する。本実施例では、外部ピンへの信号又は外
部ピンへの入力の組み合わせによりテストモードに入
り、テストフラッグを活性化する。
【0021】テストモードはA,B2つのモードに分か
れ、その2つのモードは、外部ピンへの入力ないしは入
力の組み合わせによりテストモード検知器20で検知さ
れ、テストモードフラッグの出力バス21に出力され
る。
れ、その2つのモードは、外部ピンへの入力ないしは入
力の組み合わせによりテストモード検知器20で検知さ
れ、テストモードフラッグの出力バス21に出力され
る。
【0022】Aモードにおいては、アドレスバス13の
データはそのまま内部アドレスバス17に出力される。
これにより、図2に示すαビットに相当する分のメモリ
セルがアクセスされる。Bモードにおいては、内部アド
レスバス17には、最上位ビットを1とし下位アドレス
はアドレスバス13のデータが出力される。これによ
り、図2に示す余裕分のメモリセルがアクセスされる。
データはそのまま内部アドレスバス17に出力される。
これにより、図2に示すαビットに相当する分のメモリ
セルがアクセスされる。Bモードにおいては、内部アド
レスバス17には、最上位ビットを1とし下位アドレス
はアドレスバス13のデータが出力される。これによ
り、図2に示す余裕分のメモリセルがアクセスされる。
【0023】以上により、A,Bのテストモードにおい
ては、メモリセルアレイ19の全てのセルへのアクセス
が可能となる。つまり、主メモリセル部と冗長メモリセ
ル部の区別なくアクセステストを行うことができる。
ては、メモリセルアレイ19の全てのセルへのアクセス
が可能となる。つまり、主メモリセル部と冗長メモリセ
ル部の区別なくアクセステストを行うことができる。
【0024】次に、前記図1で示した本発明の実施例に
ついて、詳細に説明する。前述したように、この実施例
の半導体記憶装置は、正規の主メモリセルと冗長メモリ
セルを区別することなく、外部からアクセスされるアド
レス数よりも多いセルとそれに対応するアドレスを用意
してある。
ついて、詳細に説明する。前述したように、この実施例
の半導体記憶装置は、正規の主メモリセルと冗長メモリ
セルを区別することなく、外部からアクセスされるアド
レス数よりも多いセルとそれに対応するアドレスを用意
してある。
【0025】即ち、複数個の記憶素子のうちの一部の記
憶素子を外部からアクセスして使用するもので、図5に
示すように、外部から入力されるアドレスAm (0≦A
m ≦Amax )は、内部のアドレスDm (0≦Dm ≦Dma
x )に変換されるが、このとき、Amax <Dmax となっ
ている。
憶素子を外部からアクセスして使用するもので、図5に
示すように、外部から入力されるアドレスAm (0≦A
m ≦Amax )は、内部のアドレスDm (0≦Dm ≦Dma
x )に変換されるが、このとき、Amax <Dmax となっ
ている。
【0026】外部から入力されたアドレスは、アドレス
バッファ23に蓄えられる。11は図1の不良ビットア
ドレスメモリであるアドレス記憶装置で、内部アドレス
のうちアクセスしないもの、即ち不良ビットアドレスを
記憶している。これは、ヒューズでもよいし、ROMで
もよい。アドレス記憶装置11はl個あり、i番目(0
≦i≦l)のアドレス記憶装置11に蓄えられている不
良ビットアドレスはBi である。
バッファ23に蓄えられる。11は図1の不良ビットア
ドレスメモリであるアドレス記憶装置で、内部アドレス
のうちアクセスしないもの、即ち不良ビットアドレスを
記憶している。これは、ヒューズでもよいし、ROMで
もよい。アドレス記憶装置11はl個あり、i番目(0
≦i≦l)のアドレス記憶装置11に蓄えられている不
良ビットアドレスはBi である。
【0027】アドレスバッファ23に蓄えられていたア
ドレスAm は、アドレスコンパレータ14に送られ、ア
ドレスコンパレータ14はアドレス記憶装置11に記憶
されたアドレスBi とアドレスバッファ23に蓄えられ
た外部アドレスAm との比較を行う。この比較結果は、
図1の内部アドレス演算器16としてのアドレス変換装
置に送られ、アドレス変換装置16はこの比較結果をも
とに外部アドレスAmを内部アドレスDm に変換する。
この際、アドレス記憶装置11に記憶された不良ビット
アドレスBi に変換される外部アドレスAm がないよう
な変換を行う。こうして変換された内部アドレスに従っ
て、デコーダ18がデコードしたメモリセルアレイ1内
の記憶素子をアクセスする。
ドレスAm は、アドレスコンパレータ14に送られ、ア
ドレスコンパレータ14はアドレス記憶装置11に記憶
されたアドレスBi とアドレスバッファ23に蓄えられ
た外部アドレスAm との比較を行う。この比較結果は、
図1の内部アドレス演算器16としてのアドレス変換装
置に送られ、アドレス変換装置16はこの比較結果をも
とに外部アドレスAmを内部アドレスDm に変換する。
この際、アドレス記憶装置11に記憶された不良ビット
アドレスBi に変換される外部アドレスAm がないよう
な変換を行う。こうして変換された内部アドレスに従っ
て、デコーダ18がデコードしたメモリセルアレイ1内
の記憶素子をアクセスする。
【0028】上述した外部アドレスAm から内部アドレ
スDm への変換として外部から入力されたアドレスAm
が、アドレス記憶装置11に記憶された不良ビットアド
レスの小さい方からi番目のもの以上でありi+1番目
のもの未満の時には、外部アドレスにi加えて内部アド
レスにするという変換が考えられる。以下に、この変換
を行う実施例の説明を行う。
スDm への変換として外部から入力されたアドレスAm
が、アドレス記憶装置11に記憶された不良ビットアド
レスの小さい方からi番目のもの以上でありi+1番目
のもの未満の時には、外部アドレスにi加えて内部アド
レスにするという変換が考えられる。以下に、この変換
を行う実施例の説明を行う。
【0029】i番目の不良アドレス記憶装置11には、
小さい方からi番目の不良ビットアドレスBi を記憶さ
せる。アドレスコンパレータ14の回路構成を図6に示
す。図6に示されるアドレスコンパレータ14は、i番
目(0≦i≦l)のものであり、外部から入力されたA
m はnビットであるとする。また、不良ビットアドレス
のBm と外部から入力されたAm のk桁目が、それぞれ
bk ,ak であり、1〜k桁目までの数のがBk ,Ak
である。アドレスコンパレータ14は、外部アドレスA
m と不良ビットアドレスBi の大小を比較する装置であ
る。
小さい方からi番目の不良ビットアドレスBi を記憶さ
せる。アドレスコンパレータ14の回路構成を図6に示
す。図6に示されるアドレスコンパレータ14は、i番
目(0≦i≦l)のものであり、外部から入力されたA
m はnビットであるとする。また、不良ビットアドレス
のBm と外部から入力されたAm のk桁目が、それぞれ
bk ,ak であり、1〜k桁目までの数のがBk ,Ak
である。アドレスコンパレータ14は、外部アドレスA
m と不良ビットアドレスBi の大小を比較する装置であ
る。
【0030】次に、アドレス変換装置16の回路構成を
図7(a)(b)に示す。di (1≦i≦l)は、ci
とci+1 のEXNOR出力になっている。但し、d0 は
c1の出力がそのまま入っている。Am <B1 なら、d0
のみが“H”になり、Bi≦Am <Bi+1 の時はdi
のみが“H”になる。
図7(a)(b)に示す。di (1≦i≦l)は、ci
とci+1 のEXNOR出力になっている。但し、d0 は
c1の出力がそのまま入っている。Am <B1 なら、d0
のみが“H”になり、Bi≦Am <Bi+1 の時はdi
のみが“H”になる。
【0031】図7(b)に示すように、このdi (0≦
i≦l)が、アドレスバッファ23と加算回路をつなぐ
トランスファゲートQi (0≦i≦l)と、i加算回路
の出力側に設置されたトランスファゲートQi'(0≦i
≦l)のゲートに入力されている。i加算回路は、入力
にiを加算する回路で、通常の全加算器からなってい
る。これにより、外部から入力されたアドレスAm が、
不良ビットアドレスBmのうち小さい方からi番目のも
の以上であり、i+1番目のもの未満の時には(Bi ≦
Am <Bi+1 )、外部アドレスAm にiを加えて内部ア
ドレスDm にするという変換を行うことができる。
i≦l)が、アドレスバッファ23と加算回路をつなぐ
トランスファゲートQi (0≦i≦l)と、i加算回路
の出力側に設置されたトランスファゲートQi'(0≦i
≦l)のゲートに入力されている。i加算回路は、入力
にiを加算する回路で、通常の全加算器からなってい
る。これにより、外部から入力されたアドレスAm が、
不良ビットアドレスBmのうち小さい方からi番目のも
の以上であり、i+1番目のもの未満の時には(Bi ≦
Am <Bi+1 )、外部アドレスAm にiを加えて内部ア
ドレスDm にするという変換を行うことができる。
【0032】次に、外部から入力されたアドレスAm が
不良アドレス記憶装置11に記憶された不良ビットアド
レスの小さい方からi番目のもの以上でありi+1番目
のもの未満の時には、外部アドレスにi加えて内部アド
レスにするという変換を行うもう一つの実施例の説明を
行う。
不良アドレス記憶装置11に記憶された不良ビットアド
レスの小さい方からi番目のもの以上でありi+1番目
のもの未満の時には、外部アドレスにi加えて内部アド
レスにするという変換を行うもう一つの実施例の説明を
行う。
【0033】本実施例ではアドレス記憶装置11には、
不良ビットのアドレスBi が入力されていればよく、前
記実施例のようにその順番を問うことはない。また、ア
ドレス記憶装置11はヒューズでも良いし、ROMでも
よい。アドレスコンパレータ14には、前記実施例と同
じものを用いた。アドレス変換装置16のブロック図を
図8に示す。アドレスコンパレータ14の出力ci (0
≦i≦l)は、加算数算出回路16−2に入力される。
加算数算出回路16−2のブロック図を図9に示す。
不良ビットのアドレスBi が入力されていればよく、前
記実施例のようにその順番を問うことはない。また、ア
ドレス記憶装置11はヒューズでも良いし、ROMでも
よい。アドレスコンパレータ14には、前記実施例と同
じものを用いた。アドレス変換装置16のブロック図を
図8に示す。アドレスコンパレータ14の出力ci (0
≦i≦l)は、加算数算出回路16−2に入力される。
加算数算出回路16−2のブロック図を図9に示す。
【0034】この回路は、不良ビットのアドレスBi と
外部から入力されたアドレスAm が、Bi ≦Am の関係
を満たすようなBi の個数を求めるものである。Bi ≦
Amの関係は、アドレスコンパレータ14の出力ci
(0≦i≦l)のうちci が“L”のとき満たされるの
で、Bi ≦Am の関係を満たすようなBに個数は、ci
のインバータ出力を加算することによって求められる。
加算はci を2つずつ組みにして加算し、その出力をま
た2つずつ組みにして加算するという操作を繰り返して
行う。第1段の加算は、1ビットずつの加算であるので
1ビットの加算器で十分であり、この出力は2ビットに
なるので、次段は2ビットずつの加算器を必要とする。
外部から入力されたアドレスAm が、Bi ≦Am の関係
を満たすようなBi の個数を求めるものである。Bi ≦
Amの関係は、アドレスコンパレータ14の出力ci
(0≦i≦l)のうちci が“L”のとき満たされるの
で、Bi ≦Am の関係を満たすようなBに個数は、ci
のインバータ出力を加算することによって求められる。
加算はci を2つずつ組みにして加算し、その出力をま
た2つずつ組みにして加算するという操作を繰り返して
行う。第1段の加算は、1ビットずつの加算であるので
1ビットの加算器で十分であり、この出力は2ビットに
なるので、次段は2ビットずつの加算器を必要とする。
【0035】このようにして1≦2j となるj段まで加
算すると、Bi ≦Am の関係を満たすようなBi の個数
を算出することができる。この出力gと、アドレスバッ
ファ23に外部から入力されているアドレスAm を加算
するのが、アドレス加算回路16−3である。アドレス
加算回路16−3の出力が、内部アドレスDm になる。
これにより、外部から入力されたアドレスAm が、不良
ビットアドレスBm の打ち小さい方からi番目のもの以
上であり、i+1番目のもの未満の時には(Bi ≦Am
<Bi+1 )、外部アドレスAm にiを加えて内部アドレ
スDm にするという変換を行うことができる。
算すると、Bi ≦Am の関係を満たすようなBi の個数
を算出することができる。この出力gと、アドレスバッ
ファ23に外部から入力されているアドレスAm を加算
するのが、アドレス加算回路16−3である。アドレス
加算回路16−3の出力が、内部アドレスDm になる。
これにより、外部から入力されたアドレスAm が、不良
ビットアドレスBm の打ち小さい方からi番目のもの以
上であり、i+1番目のもの未満の時には(Bi ≦Am
<Bi+1 )、外部アドレスAm にiを加えて内部アドレ
スDm にするという変換を行うことができる。
【0036】本実施例は前記実施例に比べて、アドレス
記憶装置11に入力される不良ビットアドレスBi は順
不同であるという利点を持つ。このことは、記憶装置の
フレキシビリティを増し、テスト時間等の大幅な短縮に
つながる。また、万一、アドレス記憶装置11とアドレ
スコンパレータ14の組みのうち1つが破壊されていて
も、それを使用しなければよく、全てのアドレス記憶装
置11とアドレスコンパレータ14の組みが動作しなけ
ればならない前記実施例に比べて、チップの歩留まりを
向上させることにもつながる。
記憶装置11に入力される不良ビットアドレスBi は順
不同であるという利点を持つ。このことは、記憶装置の
フレキシビリティを増し、テスト時間等の大幅な短縮に
つながる。また、万一、アドレス記憶装置11とアドレ
スコンパレータ14の組みのうち1つが破壊されていて
も、それを使用しなければよく、全てのアドレス記憶装
置11とアドレスコンパレータ14の組みが動作しなけ
ればならない前記実施例に比べて、チップの歩留まりを
向上させることにもつながる。
【0037】次に、複数個の記憶素子のうちの一部の記
憶素子を外部からアクセスして使用する記憶装置で、不
良ビットアドレスに変換される外部アドレスAm がない
ような外部アドレスAm から内部アドレスDm への変換
として、以下のようなものが考えられる。
憶素子を外部からアクセスして使用する記憶装置で、不
良ビットアドレスに変換される外部アドレスAm がない
ような外部アドレスAm から内部アドレスDm への変換
として、以下のようなものが考えられる。
【0038】不良ビットアドレスBi と、それに代わる
アドレスEi を記憶しておき、Biにアクセスされたと
き(Am =Bi (0≦i≦l))には、Ei にアクセス
するよう(Dm =Ei )にし、それ以外のとき(Am ≠
Bi (0≦i≦l))には、外部アドレスAm を内部ア
ドレスとする(Dm =Am )方法である。以下、この変
換を行う実施例の説明を行う。
アドレスEi を記憶しておき、Biにアクセスされたと
き(Am =Bi (0≦i≦l))には、Ei にアクセス
するよう(Dm =Ei )にし、それ以外のとき(Am ≠
Bi (0≦i≦l))には、外部アドレスAm を内部ア
ドレスとする(Dm =Am )方法である。以下、この変
換を行う実施例の説明を行う。
【0039】図10は、本発明のさらに別の実施例に係
わる半導体記憶装置の概略構成を示すブロック図であ
る。外部から入力されるアドレスAm (0≦Am ≦Ama
x )は、内部アドレスDm (0≦Dm ≦Dmax )に変換
されるが、このとき、Amax <Dmax となっている点
は、前述した実施例と同様である。
わる半導体記憶装置の概略構成を示すブロック図であ
る。外部から入力されるアドレスAm (0≦Am ≦Ama
x )は、内部アドレスDm (0≦Dm ≦Dmax )に変換
されるが、このとき、Amax <Dmax となっている点
は、前述した実施例と同様である。
【0040】外部から入力されたアドレスは、アドレス
バッファ23に蓄えられる。11は、アドレス記憶装置
で、内部アドレスのうちアクセスしないもの、即ち不良
ビットアドレスを記憶している。これはヒューズでもよ
いし、ROMでもよい。アドレス記憶装置11はl個あ
り、i番目(0≦i≦l)のアドレス記憶装置11に蓄
えられている不良ビットアドレスはBi である。
バッファ23に蓄えられる。11は、アドレス記憶装置
で、内部アドレスのうちアクセスしないもの、即ち不良
ビットアドレスを記憶している。これはヒューズでもよ
いし、ROMでもよい。アドレス記憶装置11はl個あ
り、i番目(0≦i≦l)のアドレス記憶装置11に蓄
えられている不良ビットアドレスはBi である。
【0041】アドレスバッファ23に蓄えられたアドレ
スAm は、不良アドレス検知回路25に送られる。i番
目のアドレス検知回路25の出力は2つある。1つはR
ONで、外部アドレス無効回路26に入力されていて、
もう一つは、RONiで、i番目の代替アドレス出力装
置28に入力されている。i番目のアドレス検知回路2
5はi番目のアドレス記憶装置11に記憶されたアドレ
スBi が、アドレスバッファ23に蓄えられた外部アド
レスと一致するか否かを検査する。一致した場合、出力
線を通して外部アドレス無効回路26を働かせて外部ア
ドレスを無効にすると同時に、i番目の代替アドレス出
力装置28に代替アドレスを出力させる。i番目の代替
アドレス出力装置28は、i番目のアドレス検知回路2
5の信号により、i番目の代替アドレス記憶装置27に
記憶されたアドレスを内部アドレスDm として出力す
る。こうして変換された内部アドレスに従って、デコー
ダ18がデコードした記憶素子19をアクセスする。
スAm は、不良アドレス検知回路25に送られる。i番
目のアドレス検知回路25の出力は2つある。1つはR
ONで、外部アドレス無効回路26に入力されていて、
もう一つは、RONiで、i番目の代替アドレス出力装
置28に入力されている。i番目のアドレス検知回路2
5はi番目のアドレス記憶装置11に記憶されたアドレ
スBi が、アドレスバッファ23に蓄えられた外部アド
レスと一致するか否かを検査する。一致した場合、出力
線を通して外部アドレス無効回路26を働かせて外部ア
ドレスを無効にすると同時に、i番目の代替アドレス出
力装置28に代替アドレスを出力させる。i番目の代替
アドレス出力装置28は、i番目のアドレス検知回路2
5の信号により、i番目の代替アドレス記憶装置27に
記憶されたアドレスを内部アドレスDm として出力す
る。こうして変換された内部アドレスに従って、デコー
ダ18がデコードした記憶素子19をアクセスする。
【0042】図11は、i番目の不良アドレス記憶装置
11と不良アドレス検知回路25の一実施例に係わる回
路図である。図12は、i番目の代替アドレス記憶装置
27と代替アドレス出力装置28の一実施例に係わる回
路図である。図13は、外部アドレス無効回路26の一
実施例に係わる回路図である。この例では、外部から入
力されるアドレスを14ビット(a0 〜a13)と考えて
いるが、何ビットになっても本実施例を適用することが
できる。
11と不良アドレス検知回路25の一実施例に係わる回
路図である。図12は、i番目の代替アドレス記憶装置
27と代替アドレス出力装置28の一実施例に係わる回
路図である。図13は、外部アドレス無効回路26の一
実施例に係わる回路図である。この例では、外部から入
力されるアドレスを14ビット(a0 〜a13)と考えて
いるが、何ビットになっても本実施例を適用することが
できる。
【0043】図11中のF0 ,F0'〜F13,F13' はヒ
ューズであり、これが不良アドレス記憶装置11であ
る。これをレーザで焼き切ることにより、アドレスを記
憶する。例えば、(i+1)ビット目(0≦i≦13)
のアドレスが“1”ならばFiを焼き切り、“0”なら
ばFi'を焼き切る。
ューズであり、これが不良アドレス記憶装置11であ
る。これをレーザで焼き切ることにより、アドレスを記
憶する。例えば、(i+1)ビット目(0≦i≦13)
のアドレスが“1”ならばFiを焼き切り、“0”なら
ばFi'を焼き切る。
【0044】Q0 ,Q0'〜Q13,Q13' はnMOSトラ
ンジスタで、そのゲートには、外部アドレス(a0 〜a
13)とその相補信号(/a0 〜/a13)が順番に入力さ
れている。ソースには、F0 〜F13' のヒューズが接続
されており、その先は接地されている。Q0 〜Q13' の
ドレイン側は共通端子/RONiに接続されている。/
RONiは、PR1によってpMOSトランジスタQ14
を通してVccにプリチャージされる。/RONiは、プ
リチャージ後ある程度時間をおいた信号PR2により、
nMOSトランジスタQ15を通してnMOSトランジス
タQ16のゲートに接続される。Q16のドレイン側は端子
RONに接続され、ソース側は接地されている。RON
は、PR1によりpMOSトランジスタQ17を通してV
ccにプリチャージされる。また、RONiは、インバー
タ2つによって、自分自身をラッチしている。
ンジスタで、そのゲートには、外部アドレス(a0 〜a
13)とその相補信号(/a0 〜/a13)が順番に入力さ
れている。ソースには、F0 〜F13' のヒューズが接続
されており、その先は接地されている。Q0 〜Q13' の
ドレイン側は共通端子/RONiに接続されている。/
RONiは、PR1によってpMOSトランジスタQ14
を通してVccにプリチャージされる。/RONiは、プ
リチャージ後ある程度時間をおいた信号PR2により、
nMOSトランジスタQ15を通してnMOSトランジス
タQ16のゲートに接続される。Q16のドレイン側は端子
RONに接続され、ソース側は接地されている。RON
は、PR1によりpMOSトランジスタQ17を通してV
ccにプリチャージされる。また、RONiは、インバー
タ2つによって、自分自身をラッチしている。
【0045】また、/RONiは、PR2により、nM
OSトランジスタQ18を通してRONiに接続される。
RONiは、PR1によりnMOSトランジスタQ17を
通してVssにプリチャージされる。また、RONiは、
インバータ2つによって、自分自身をラッチしている。
OSトランジスタQ18を通してRONiに接続される。
RONiは、PR1によりnMOSトランジスタQ17を
通してVssにプリチャージされる。また、RONiは、
インバータ2つによって、自分自身をラッチしている。
【0046】動作は以下のようにして行う。まず、アド
レスが入力される前はPR1により/RONiは“H”
に、RONは“L”に、RONiは“L”にプリチャー
ジされる。アドレスが入力され、不良アドレス記憶装置
11に記憶されたアドレスと一致すると、/RONiは
“L”になり、不良アドレス記憶装置11に記憶された
アドレスと一致しないと、/RONiは“H”のままで
ある。この後、PR2によって、Q15とQ18がONす
る。/RONiが“L”のときは、RONは“H”のま
まであり、RONiは“L”のままである。/RONi
が“H”のときは、RONは“L”になって、RONi
は“H”になる。
レスが入力される前はPR1により/RONiは“H”
に、RONは“L”に、RONiは“L”にプリチャー
ジされる。アドレスが入力され、不良アドレス記憶装置
11に記憶されたアドレスと一致すると、/RONiは
“L”になり、不良アドレス記憶装置11に記憶された
アドレスと一致しないと、/RONiは“H”のままで
ある。この後、PR2によって、Q15とQ18がONす
る。/RONiが“L”のときは、RONは“H”のま
まであり、RONiは“L”のままである。/RONi
が“H”のときは、RONは“L”になって、RONi
は“H”になる。
【0047】F50〜F63はヒューズであり、これが代替
アドレス記憶装置29である。これをレーザで焼き切る
ことにより、アドレスを記憶する。例えば、(i+1)
ビット目(0≦i≦13)のアドレスが“0”ならば、
F(50+i)を焼き切り、“1”ならば焼き切らな
い。
アドレス記憶装置29である。これをレーザで焼き切る
ことにより、アドレスを記憶する。例えば、(i+1)
ビット目(0≦i≦13)のアドレスが“0”ならば、
F(50+i)を焼き切り、“1”ならば焼き切らな
い。
【0048】ヒューズF50〜F63の一方の端子は接地さ
れており、もう一方の端子はe0 〜e13の端子に接続さ
れている。e0 〜e13の端子はPR1によりpMOSト
ランジスタQ30〜Q43を通してVccにプリチャージされ
る。これによりヒューズF(50+i)を切断したもの
のみ、ei の出力が“H”となり、上記のように記憶さ
れた代替アドレスが出力されることになる。
れており、もう一方の端子はe0 〜e13の端子に接続さ
れている。e0 〜e13の端子はPR1によりpMOSト
ランジスタQ30〜Q43を通してVccにプリチャージされ
る。これによりヒューズF(50+i)を切断したもの
のみ、ei の出力が“H”となり、上記のように記憶さ
れた代替アドレスが出力されることになる。
【0049】e0 〜e13はそれぞれRONiをゲート入
力とするnMOSトランジスタQ50〜Q63を通して内部
アドレスd0 〜d13に接続されている。また、a0 〜a
13はそれぞれRONをゲート入力とするnMOSトラン
ジスタQ70〜Q83を通して内部アドレスd0 d13に接続
されている。
力とするnMOSトランジスタQ50〜Q63を通して内部
アドレスd0 〜d13に接続されている。また、a0 〜a
13はそれぞれRONをゲート入力とするnMOSトラン
ジスタQ70〜Q83を通して内部アドレスd0 d13に接続
されている。
【0050】これらの回路により、アドレスが入力さ
れ、不良アドレス記憶装置11に記憶されたアドレスと
一致すると、RONは“L”になって、RONiは
“H”になる。このときは外部アドレスAm は出力され
ず、代替アドレスDm が出力される。不良アドレス記憶
装置11に記憶されたアドレスと一致しないと、RON
は“H”になって、RONiは“L”になる。このとき
は外部アドレスAm が出力され、代替アドレスDm は出
力されない。
れ、不良アドレス記憶装置11に記憶されたアドレスと
一致すると、RONは“L”になって、RONiは
“H”になる。このときは外部アドレスAm は出力され
ず、代替アドレスDm が出力される。不良アドレス記憶
装置11に記憶されたアドレスと一致しないと、RON
は“H”になって、RONiは“L”になる。このとき
は外部アドレスAm が出力され、代替アドレスDm は出
力されない。
【0051】以上のようにして、不良ビットアドレスB
i と、それに代わるアドレスEi を記憶しておき、Bi
にアクセスされたとき(Am =Bi (0≦1≦l))に
は、Ei にアクセスするよう(Dm =Ei )にし、それ
以外のとき(Am ≠Bi (0≦i≦l))には、外部ア
ドレスAm を内部アドレスとする(Dm =Am )ことが
できる。デコーダに関しては、従来よりも、アドレスビ
ット数が1ビット増加する分だけ複雑になる。
i と、それに代わるアドレスEi を記憶しておき、Bi
にアクセスされたとき(Am =Bi (0≦1≦l))に
は、Ei にアクセスするよう(Dm =Ei )にし、それ
以外のとき(Am ≠Bi (0≦i≦l))には、外部ア
ドレスAm を内部アドレスとする(Dm =Am )ことが
できる。デコーダに関しては、従来よりも、アドレスビ
ット数が1ビット増加する分だけ複雑になる。
【0052】なお、本発明は上述した実施例に限定され
るものではない。実施例では、Xアドレスに関して不良
ビットのアドレス記憶、アドレスシフトを行ったが、Y
アドレスに関して同様にアドレス記憶、アドレスシフト
を行うようにしてもよい。不良ビットがXアドレス側に
偏在するかYアドレス側に偏在するか応じてX又はYを
選択すればよい。不良ビットの偏在が予め分かっていな
い場合は、X,Y双方に関して不良ビットのアドレス記
憶、アドレスシフトの機能を持たせ、実際にテストした
結果に応じてX又はYを選択するようにしてもよい。
るものではない。実施例では、Xアドレスに関して不良
ビットのアドレス記憶、アドレスシフトを行ったが、Y
アドレスに関して同様にアドレス記憶、アドレスシフト
を行うようにしてもよい。不良ビットがXアドレス側に
偏在するかYアドレス側に偏在するか応じてX又はYを
選択すればよい。不良ビットの偏在が予め分かっていな
い場合は、X,Y双方に関して不良ビットのアドレス記
憶、アドレスシフトの機能を持たせ、実際にテストした
結果に応じてX又はYを選択するようにしてもよい。
【0053】また、メモリセルはDRAMに何等限定さ
れるものではなく、他の種類、例えばSRAM,EPR
OM,EEPROM等を使用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
れるものではなく、他の種類、例えばSRAM,EPR
OM,EEPROM等を使用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【0054】
【発明の効果】以上詳述したように本発明によれば、不
良ビットのメモリのXアドレスを記憶する手段と、不良
ビットアドレスXe の入力によりXe+m の内部アドレス
を発生する手段とを設けることにより、冗長メモリセル
のテストを可能にすることができ、さらに冗長メモリを
必ずしも隣接しないメモリマットの不良ビット救済にも
利用することができ、これにより不良ビットを不良冗長
メモリに置換することなく確実に救済することができ、
かつ救済効率の向上をはかり得る半導体記憶装置を実現
することが可能となる。
良ビットのメモリのXアドレスを記憶する手段と、不良
ビットアドレスXe の入力によりXe+m の内部アドレス
を発生する手段とを設けることにより、冗長メモリセル
のテストを可能にすることができ、さらに冗長メモリを
必ずしも隣接しないメモリマットの不良ビット救済にも
利用することができ、これにより不良ビットを不良冗長
メモリに置換することなく確実に救済することができ、
かつ救済効率の向上をはかり得る半導体記憶装置を実現
することが可能となる。
【図1】本発明の一実施例に係わる半導体記憶装置の基
本構成を示すブロック図。
本構成を示すブロック図。
【図2】実施例に用いたメモリセルアレイのアドレス構
成を示す図。
成を示す図。
【図3】不良ビットに対応するアドレスシフトの様子を
説明するための図。
説明するための図。
【図4】従来の半導体記憶装置の基本構成を示すブロッ
ク図。
ク図。
【図5】実施例に係わる半導体記憶装置のより具体的な
構成を示すブロック図。
構成を示すブロック図。
【図6】アドレスコンパレータを示す回路図。
【図7】アドレス変換装置を示す回路図。
【図8】アドレス変換装置を示すブロック図。
【図9】加算数算出回路を示すブロック図。
【図10】別の実施例に係わる半導体記憶装置の概略構
成を示すブロック図。
成を示すブロック図。
【図11】不良アドレス記憶装置及び不良アドレス検知
回路を示す回路図。
回路を示す回路図。
【図12】代替アドレス記憶装置及び代替アドレス出力
装置を示す回路図。
装置を示す回路図。
【図13】外部アドレス無効回路を示す回路図。
【符号の説明】 11…不良ビットアドレスメモリ 12…不良ビットアドレスの出力バス 13…外部アドレスバス 14…アドレス比較器 15…アドレス比較結果の出力バス 16…内部アドレス演算器 17…内部アドレスバス 18…Xデコーダ 19…メモリセルアレイ 20…テストモード検知器 21…テストモードフラッグの出力バス 22…外部ピン入力信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 G11C 11/413 H01L 27/10
Claims (13)
- 【請求項1】XY方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、 前記メモリセルアレイにおいて、それぞれがXアドレス
及びYアドレスで定義されるメモリセルのうち、不良ビ
ットのメモリセルの少なくともXアドレスを記憶する手
段と、 外部から前記不良ビットのアドレスに相当するXアドレ
スXe が入力された時に、内部アドレスとしてアドレス
Xe+m (mは正又は負の整数)を発生し、外部から前記
不良ビットのアドレスに相当するXアドレスXe 及びX
e よりも上位のアドレスXi が入力されるとき、内部ア
ドレスとしてXi+m (mは正又は負の整数)を発生する
アドレス手段とを具備してなることを特徴とする半導体
記憶装置。 - 【請求項2】XY方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、 前記メモリセルアレイにおいて、それぞれがXアドレス
及びYアドレスで定義されるメモリセルのうち、不良ビ
ットのメモリセルの少なくともXアドレスを記憶する手
段と、 外部から前記不良ビットのアドレスに相当するXアドレ
スXe が入力された時に、内部アドレスとしてアドレス
Xe+m (mは正又は負の整数)を発生するアドレス手段
とを具備し、 前記アドレス手段は、前記メモリセルアレイに複数の不
良ビットが存在し、そのXアドレスが下位からXej(j
=1、2、…)である場合、外部アドレスとしてXO か
らXe1−1 までのアドレスXi が入力される時、内部ア
ドレスとして外部アドレスと同じアドレスXi を発生
し、外部アドレスとしてXej-(j-1)からXe(j+1)-(j+1)
までのアドレスが入力されるときには、内部アドレスと
して外部アドレスにjを加えたアドレスXi+j を発生す
ることを特徴する半導体記憶装置。 - 【請求項3】XY方向にアレイ状にメモリセルが配設さ
れたメモリセルアレイと、 不良ビットのメモリセルのXアドレス及びYアドレスを
記憶する記憶手段と、 不良ビットの偏在に応じてアドレスシフトすべきアドレ
スX、Yのいずれかを選択する手段と、 外部から前記不良ビットアドレスに相当する前記選択さ
れたXアドレスXe 又はYアドレスYe が入力されると
き、内部アドレスとしてXe+m 又はYe+m (mは正又は
負の整数)を発生する手段とを具備することを特徴とす
る半導体記憶装置。 - 【請求項4】少なくともX方向にアレイ状にメモリセル
が配設されたメモリセルアレイと、 外部から入力されるXアドレスを内部のXアドレスに変
換する場合に、アクセスされない内部Xアドレスを任意
に規定するアドレス変換回路と、 複数の不良アドレスを記憶する手段と、 前記複数の不良アドレスと前記外部から入力されるXア
ドレスを比較する手段と、 前記外部から入力されるXアドレスと等しいか若しくは
小さい不良アドレスの個数を出力する手段とを具備する
ことを特徴とする半導体記憶装置。 - 【請求項5】前記アドレス変換回路は、前記外部入力さ
れたアドレスと等しいか若しくは小さい不良アドレスの
個数を外部アドレスに加算して内部アドレスを発生する
手段を含むことを特徴とする請求項4記載の半導体記憶
装置。 - 【請求項6】前記外部入力されたアドレスと等しいか若
しくは小さい不良アドレスの個数を出力する手段は、1
ビットの不良アドレスを記憶する手段を有することを特
徴とする請求項4記載の半導体記憶装置。 - 【請求項7】少なくともX方向にアレイ状にメモリセル
が配設されたメモリセルアレイと、 外部から入力されるXアドレスを内部のXアドレスに変
換するアドレス変換回路と、 前記変換された内部のXアドレスに従って前記メモリセ
ルアレイからセルを選 択するデコーダと を具備し、前記内部Xアドレスが指定するアドレス空間は、少なく
とも前記外部Xアドレスが指定するアドレス空間より大
きく、 前記アドレス変換回路は、アクセスされない内部Xアド
レスを任意に規定する手段と、外部から入力されるXア
ドレスから内部のXアドレスに変換を行う場合に、前記
規定した内部Xアドレスに対応した外部アドレスが入力
した際に予め記憶させた内部X’アドレスを発生する手
段を有することを特徴とする半導体記憶装置。 - 【請求項8】不良アドレスを記憶する手段と、外部アド
レスと前記不良アドレスとを比較する手段と、前記外部
アドレスが前記不良アドレスと一致した場合に、所定の
内部アドレスを内部アドレスバスに出力する手段とを更
に具備することを特徴とする請求項7記載の半導体記憶
装置。 - 【請求項9】前記不良アドレスを記憶する手段は、電気
的或いはレーザ光により切断されるヒューズを含むこと
を特徴とする請求項7記載の半導体記憶装置。 - 【請求項10】少なくともX方向にアレイ状にメモリセ
ルが配設されたメモリセルアレイと、 外部から入力されるXアドレスを内部のXアドレスに変
換する場合に、アクセスされない内部Xアドレスを任意
に規定するアドレス変換回路と外部アドレス及びそれを
検知増幅したアドレスのいずれかと、内部で発生したア
ドレスとを切り替えて伝達する内部アドレスバスとを具
備することを特徴とする半導体記憶装置。 - 【請求項11】前記内部アドレスバスの論理バス幅が前
記外部アドレスの論理バス幅より広いことを特徴とする
請求項10記載の半導体記憶装置。 - 【請求項12】前記内部アドレスバスが規定する全ての
アドレスに対応する数よりも内部に有する物理メモリの
数が少ないことを特徴とする請求項11記載の半導体記
憶装置。 - 【請求項13】前記アクセスされない内部Xアドレス規
定するプログラマブル回路をさらに具備することを特徴
とする請求項10記載の半導体記憶装置。
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---|---|---|---|
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US08/567,688 US5684746A (en) | 1994-12-07 | 1995-12-05 | Semiconductor memory device in which a failed memory cell is placed with another memory cell |
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CN95120239A CN1088898C (zh) | 1994-12-07 | 1995-12-07 | 半导体存储装置 |
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---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH08162538A JPH08162538A (ja) | 1996-06-21 |
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ID=17928333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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US5996096A (en) * | 1996-11-15 | 1999-11-30 | International Business Machines Corporation | Dynamic redundancy for random access memory assemblies |
JPH10302497A (ja) * | 1997-04-28 | 1998-11-13 | Fujitsu Ltd | 不良アドレスの代替方法、半導体記憶装置、及び、半導体装置 |
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US6188618B1 (en) * | 1998-04-23 | 2001-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
JP3880210B2 (ja) * | 1998-08-04 | 2007-02-14 | エルピーダメモリ株式会社 | 半導体装置 |
JP2000268598A (ja) | 1999-03-18 | 2000-09-29 | Toshiba Corp | 半導体メモリのリダンダンシイ回路 |
JP2001143494A (ja) | 1999-03-19 | 2001-05-25 | Toshiba Corp | 半導体記憶装置 |
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US11037613B2 (en) * | 2019-07-17 | 2021-06-15 | Micron Technology, Inc. | Implementations to store fuse data in memory devices |
KR102245915B1 (ko) | 2020-09-24 | 2021-04-29 | 윤혜영 | 블록체인 기반 저작콘텐츠 모니터링 방법 |
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JP2600018B2 (ja) * | 1990-09-29 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置 |
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1994
- 1994-12-07 JP JP30404094A patent/JP3281203B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-05 US US08/567,688 patent/US5684746A/en not_active Expired - Lifetime
- 1995-12-05 KR KR1019950046692A patent/KR0180064B1/ko not_active IP Right Cessation
- 1995-12-07 CN CN95120239A patent/CN1088898C/zh not_active Expired - Fee Related
- 1995-12-07 DE DE19545743A patent/DE19545743B4/de not_active Expired - Fee Related
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DE19545743B4 (de) | 2007-11-29 |
DE19545743A1 (de) | 1996-06-13 |
KR0180064B1 (ko) | 1999-03-20 |
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