JPH0793172A - 冗長ブロック切り替え回路 - Google Patents
冗長ブロック切り替え回路Info
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- JPH0793172A JPH0793172A JP5237084A JP23708493A JPH0793172A JP H0793172 A JPH0793172 A JP H0793172A JP 5237084 A JP5237084 A JP 5237084A JP 23708493 A JP23708493 A JP 23708493A JP H0793172 A JPH0793172 A JP H0793172A
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- redundant
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【構成】 第１の機能ブロックＭ個と、冗長機能ブロッ
クとしての第１の機能ブロックＮ（１＜Ｎ＜Ｍ）個と、
第１の機能ブロックに１対１対応するＭ個の第２の機能
ブロックと、第１の機能ブロックと第２の機能ブロック
の接続を選択する冗長切り替え回路が１チップ内に含ま
れる構成のＬＳＩにおいて、３個以上Ｎ＋１個以下の第
１の機能ブロックから１個を選択して第２の機能ブロッ
クと１対１に接続することが可能な構成の冗長ブロック
切り替え回路である。 【効果】 本回路を用いることで、冗長ブロックによる
チップ面積の増大、消費電力、遅延時間の増大を最小限
に抑えた上で、救済効率の高い冗長切り替え回路を実現
できる。この結果、チップの歩留まりが向上し、チップ
単価を低くすることが出来る。
クとしての第１の機能ブロックＮ（１＜Ｎ＜Ｍ）個と、
第１の機能ブロックに１対１対応するＭ個の第２の機能
ブロックと、第１の機能ブロックと第２の機能ブロック
の接続を選択する冗長切り替え回路が１チップ内に含ま
れる構成のＬＳＩにおいて、３個以上Ｎ＋１個以下の第
１の機能ブロックから１個を選択して第２の機能ブロッ
クと１対１に接続することが可能な構成の冗長ブロック
切り替え回路である。 【効果】 本回路を用いることで、冗長ブロックによる
チップ面積の増大、消費電力、遅延時間の増大を最小限
に抑えた上で、救済効率の高い冗長切り替え回路を実現
できる。この結果、チップの歩留まりが向上し、チップ
単価を低くすることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は冗長ブロック切り替え方
式及び回路に関し、従来の冗長ブロック切り替え回路に
比べ冗長回路を用いた不良ブロック救済効率が高く、さ
らに冗長ブロック切り替えを行う上で、誤った切り替え
方を行う原因を根本的に排除できる冗長ブロック切り替
え回路である。
式及び回路に関し、従来の冗長ブロック切り替え回路に
比べ冗長回路を用いた不良ブロック救済効率が高く、さ
らに冗長ブロック切り替えを行う上で、誤った切り替え
方を行う原因を根本的に排除できる冗長ブロック切り替
え回路である。
【０００２】
【従来の技術】図６に従来の冗長ブロック切り替え方式
を示す。第１の機能ブロックをメモリブロック、第２の
機能ブロックをプロセッサブロックとしている。第１の
機能ブロックであるメモリブロックは基本的にプロセッ
サブロックに比べプロセス上の設計基準が厳しく、最も
微細な加工を要求されるメモリセルで不良が起こり易
い。このため、大容量のメモリを搭載するＬＳＩにおい
てはメモリブロックに冗長ブロックを配置し、不良メモ
リセルを冗長ブロックのメモリセルに置き換えることに
より、チップの歩留まりを向上させることが一般的であ
る。このため、以下では第１の機能ブロックをメモリブ
ロック、第２の機能ブロックをプロセッサブロックとし
て説明する。図６で示した冗長切り替え方式は、メモリ
ブロック、プロセッサブロックの数Ｍを１６とし、冗長
メモリブロックの数Ｎを４としている。また、１個のプ
ロセッサブロックが２つのメモリブロックの内１つを選
択することが出来るように設計されている。
を示す。第１の機能ブロックをメモリブロック、第２の
機能ブロックをプロセッサブロックとしている。第１の
機能ブロックであるメモリブロックは基本的にプロセッ
サブロックに比べプロセス上の設計基準が厳しく、最も
微細な加工を要求されるメモリセルで不良が起こり易
い。このため、大容量のメモリを搭載するＬＳＩにおい
てはメモリブロックに冗長ブロックを配置し、不良メモ
リセルを冗長ブロックのメモリセルに置き換えることに
より、チップの歩留まりを向上させることが一般的であ
る。このため、以下では第１の機能ブロックをメモリブ
ロック、第２の機能ブロックをプロセッサブロックとし
て説明する。図６で示した冗長切り替え方式は、メモリ
ブロック、プロセッサブロックの数Ｍを１６とし、冗長
メモリブロックの数Ｎを４としている。また、１個のプ
ロセッサブロックが２つのメモリブロックの内１つを選
択することが出来るように設計されている。
【０００３】
【発明が解決しようとする課題】本発明は、ブロック置
き換え型の冗長回路切り替え回路において、ハードウエ
ア量の増大を抑えながら最大の救済効率を実現すること
を目的とする。
き換え型の冗長回路切り替え回路において、ハードウエ
ア量の増大を抑えながら最大の救済効率を実現すること
を目的とする。
【０００４】図６に示した方式の場合、隣り合う２つの
メモリブロックの両方に不良が生じた場合は救済不可能
になる。
メモリブロックの両方に不良が生じた場合は救済不可能
になる。
【０００５】
【課題を解決するための手段】本発明は、第１の機能ブ
ロックＭ個と、冗長機能ブロックとしての第１の機能ブ
ロックＮ（１＜Ｎ＜Ｍ）個と、第１の機能ブロックに１
対１対応するＭ個の第２の機能ブロックと、第１の機能
ブロックと第２の機能ブロックの接続を選択する冗長切
り替え回路において、３個以上Ｎ＋１個以下の第１の機
能ブロックから１個を選択して第２の機能ブロックと１
対１に接続することが可能な構成の冗長ブロック切り替
え回路であり、この冗長ブロック切り替え回路で、冗長
ブロック切り替えをヒューズの切断を用いて行う方式の
冗長ブロックを切り替え回路において、冗長ブロック切
り替え回路にチップ外部からの信号を入力し、Ｍ個の第
２の機能ブロックとＭ個の第１の機能ブロックの接続を
ヒューズを用いて選択する以前に、Ｍ個の第２の機能ブ
ロックを通してＭ＋Ｎ個の第１の機能ブロック全体の動
作検証が行える構成の冗長ブロック切り替え回路であ
る。
ロックＭ個と、冗長機能ブロックとしての第１の機能ブ
ロックＮ（１＜Ｎ＜Ｍ）個と、第１の機能ブロックに１
対１対応するＭ個の第２の機能ブロックと、第１の機能
ブロックと第２の機能ブロックの接続を選択する冗長切
り替え回路において、３個以上Ｎ＋１個以下の第１の機
能ブロックから１個を選択して第２の機能ブロックと１
対１に接続することが可能な構成の冗長ブロック切り替
え回路であり、この冗長ブロック切り替え回路で、冗長
ブロック切り替えをヒューズの切断を用いて行う方式の
冗長ブロックを切り替え回路において、冗長ブロック切
り替え回路にチップ外部からの信号を入力し、Ｍ個の第
２の機能ブロックとＭ個の第１の機能ブロックの接続を
ヒューズを用いて選択する以前に、Ｍ個の第２の機能ブ
ロックを通してＭ＋Ｎ個の第１の機能ブロック全体の動
作検証が行える構成の冗長ブロック切り替え回路であ
る。
【０００６】
【実施例】冗長ブロックの個数を増やすことはレイアウ
ト面積の増大、チップ面積の増大につながるため、むや
みに増やすことはできない。不良メモリブロックがＮ個
以下の場合、１つのプロセッサブロックがＮ＋１個のメ
モリブロックの内１つに接続可能であることが最大救済
効率を与えるのに必要十分である。ひとつのプロセッサ
ブロックがＮ＋１個以上の数のメモリブロックに接続可
能であっても、Ｎ＋１個に接続可能である場合に比べて
救済効率は向上しない。
ト面積の増大、チップ面積の増大につながるため、むや
みに増やすことはできない。不良メモリブロックがＮ個
以下の場合、１つのプロセッサブロックがＮ＋１個のメ
モリブロックの内１つに接続可能であることが最大救済
効率を与えるのに必要十分である。ひとつのプロセッサ
ブロックがＮ＋１個以上の数のメモリブロックに接続可
能であっても、Ｎ＋１個に接続可能である場合に比べて
救済効率は向上しない。
【０００７】たとえば図２、３の左から数えてｎ−１番
目のプロセッサブロックＰ（ｎ−１）までが、たとえば
左から数えてｎ−１番目のメモリブロックＭ（ｎ−１）
に接続されたとする。この場合１からｎ−１番目のメモ
リブロックは欠陥のないブロックである。ｎ番目のメモ
リブロックＭ（ｎ）に欠陥が無ければｎ番目のプロセッ
サブロックＰ（ｎ）はＭ（ｎ）に接続される。Ｍ（ｎ）
に欠陥があればＭ（ｎ＋１）に接続し、Ｍ（ｎ）とＭ
（ｎ＋１）とに欠陥があればＭ（ｎ＋２）に接続する。
この手順でＰ（ｎ）を接続するメモリブロックを選んで
いくと、Ｐ（ｎ）を接続できるブロックはＭ（ｎ＋Ｎ）
まである。Ｐ（ｎ）をＭ（ｎ＋Ｎ＋１）に接続するとい
うことは、Ｍ（ｎ）からＭ（ｎ＋Ｎ）までのＮ＋１個の
メモリブロックが不良であるということであり、冗長メ
モリブロックがＮ個である場合、この場合については救
済できないからである。また、Ｐ（ｎ−１）がＭ（ｎ＋
ｉ）［ｉ＜Ｎ］のメモリブロックに接続されているとす
る。この場合は既にｉ＋１個のメモリブロックに欠陥が
あったことを意味する。このとき、Ｐ（ｎ）に接続する
意味のあるメモリブロックは、（Ｎ−（ｉ＋１））＋１
個であることが分かる。従って、Ｐ（ｎ）に接続する意
味のあるメモリブロックは、Ｍ（ｎ＋ｉ＋１）、Ｍ（ｎ
＋ｉ＋２）、・・・、Ｍ（ｎ＋ｉ＋１＋（Ｎ−（ｉ＋
１）））＝Ｍ（ｎ＋Ｎ）である。一般に、Ｍ（１）から
Ｍ（ｎ＋ｉ）までのメモリブロックに何個不良ブロック
があるかは、あらかじめ分かっていないので、Ｐ（ｎ）
はＭ（ｎ）に接続可能である必要がある。
目のプロセッサブロックＰ（ｎ−１）までが、たとえば
左から数えてｎ−１番目のメモリブロックＭ（ｎ−１）
に接続されたとする。この場合１からｎ−１番目のメモ
リブロックは欠陥のないブロックである。ｎ番目のメモ
リブロックＭ（ｎ）に欠陥が無ければｎ番目のプロセッ
サブロックＰ（ｎ）はＭ（ｎ）に接続される。Ｍ（ｎ）
に欠陥があればＭ（ｎ＋１）に接続し、Ｍ（ｎ）とＭ
（ｎ＋１）とに欠陥があればＭ（ｎ＋２）に接続する。
この手順でＰ（ｎ）を接続するメモリブロックを選んで
いくと、Ｐ（ｎ）を接続できるブロックはＭ（ｎ＋Ｎ）
まである。Ｐ（ｎ）をＭ（ｎ＋Ｎ＋１）に接続するとい
うことは、Ｍ（ｎ）からＭ（ｎ＋Ｎ）までのＮ＋１個の
メモリブロックが不良であるということであり、冗長メ
モリブロックがＮ個である場合、この場合については救
済できないからである。また、Ｐ（ｎ−１）がＭ（ｎ＋
ｉ）［ｉ＜Ｎ］のメモリブロックに接続されているとす
る。この場合は既にｉ＋１個のメモリブロックに欠陥が
あったことを意味する。このとき、Ｐ（ｎ）に接続する
意味のあるメモリブロックは、（Ｎ−（ｉ＋１））＋１
個であることが分かる。従って、Ｐ（ｎ）に接続する意
味のあるメモリブロックは、Ｍ（ｎ＋ｉ＋１）、Ｍ（ｎ
＋ｉ＋２）、・・・、Ｍ（ｎ＋ｉ＋１＋（Ｎ−（ｉ＋
１）））＝Ｍ（ｎ＋Ｎ）である。一般に、Ｍ（１）から
Ｍ（ｎ＋ｉ）までのメモリブロックに何個不良ブロック
があるかは、あらかじめ分かっていないので、Ｐ（ｎ）
はＭ（ｎ）に接続可能である必要がある。
【０００８】図２にはメモリブロック３個とプロセッサ
ブロック２個の接続例を示す。この場合冗長ブロック数
は１である。図から分かるように、この場合の意味のあ
る接続は（ａ）、（ｂ）の２例しかない。メモリブロッ
クに２個以上欠陥があると、このチップは基本的に救済
不可能である。従って、（ｃ）にあるようにプロセッサ
ブロックを３つ以上のメモリブロックに接続可能である
ように冗長切り替え回路を設計しても無意味である。同
様に、メモリブロック５個、プロセッサブロック３この
例を図３に示す。この場合の冗長ブロック数は２である
ので、１つのプロセッサブロックが３つのメモリブロッ
クに接続可能であることに意味が出てくる。
ブロック２個の接続例を示す。この場合冗長ブロック数
は１である。図から分かるように、この場合の意味のあ
る接続は（ａ）、（ｂ）の２例しかない。メモリブロッ
クに２個以上欠陥があると、このチップは基本的に救済
不可能である。従って、（ｃ）にあるようにプロセッサ
ブロックを３つ以上のメモリブロックに接続可能である
ように冗長切り替え回路を設計しても無意味である。同
様に、メモリブロック５個、プロセッサブロック３この
例を図３に示す。この場合の冗長ブロック数は２である
ので、１つのプロセッサブロックが３つのメモリブロッ
クに接続可能であることに意味が出てくる。
【０００９】つまりは、プロセッサブロックは欠陥ブロ
ックが全く無かったとき本来つながるべきメモリブロッ
クと、欠陥があった場合は、冗長ブロック個数分だけ繋
げることが出来れば、それ以上のブロックに繋げても意
味が無いわけである。このように考えると、Ｐ（ｎ）は
Ｍ（ｎ）からＭ（ｎ＋Ｎ）までに接続可能であることが
必要十分である。
ックが全く無かったとき本来つながるべきメモリブロッ
クと、欠陥があった場合は、冗長ブロック個数分だけ繋
げることが出来れば、それ以上のブロックに繋げても意
味が無いわけである。このように考えると、Ｐ（ｎ）は
Ｍ（ｎ）からＭ（ｎ＋Ｎ）までに接続可能であることが
必要十分である。
【００１０】また、１つのプロセッサブロックに接続可
能なメモリブロック数を増加させると、接続のためのバ
スの配線、冗長切り替え回路のハードウエア量が増加す
る。このため、冗長切り替え方式・回路を、ハードウエ
ア量の増大と救済効率向上の２つの競合する要因を考慮
し、１つのプロセッサブロックがＮ＋１個以下のメモリ
ブロックと接続可能であるようにすることで、冗長切り
替えによる救済効率の向上とレイアウト面積増大の制限
が高い次元で実現できる。
能なメモリブロック数を増加させると、接続のためのバ
スの配線、冗長切り替え回路のハードウエア量が増加す
る。このため、冗長切り替え方式・回路を、ハードウエ
ア量の増大と救済効率向上の２つの競合する要因を考慮
し、１つのプロセッサブロックがＮ＋１個以下のメモリ
ブロックと接続可能であるようにすることで、冗長切り
替えによる救済効率の向上とレイアウト面積増大の制限
が高い次元で実現できる。
【００１１】図１に１つのプロセッサブロックが四つの
メモリブロックに接続可能な例を示す。前述の従来例に
合わせてＭ＝１６、Ｎ＝４としている。図５の場合と図
１の場合とでのメモリブロックの不良を救済できない場
合の数を表１に示す。
メモリブロックに接続可能な例を示す。前述の従来例に
合わせてＭ＝１６、Ｎ＝４としている。図５の場合と図
１の場合とでのメモリブロックの不良を救済できない場
合の数を表１に示す。
【００１２】
【表１】
【００１３】Ｎ＝４であるため、１つのプロセッサブロ
ックと五個のメモリブロックが接続可能であることが望
ましいが、前述の接続バス、冗長切り替え回路の面積の
増大を押さえる観点で、ここでは１つのプロセッサブロ
ックが四つのメモリブロックに接続可能な例について示
してある。このため、図１の例でも４つのメモリブロッ
クが連続して不良となる１７通りの場合については救済
不可能である。しかしながら、図５の場合に比べ救済不
可能な場合の数は１１５９通りから１７通りと、１．５
％以下に減少している。
ックと五個のメモリブロックが接続可能であることが望
ましいが、前述の接続バス、冗長切り替え回路の面積の
増大を押さえる観点で、ここでは１つのプロセッサブロ
ックが四つのメモリブロックに接続可能な例について示
してある。このため、図１の例でも４つのメモリブロッ
クが連続して不良となる１７通りの場合については救済
不可能である。しかしながら、図５の場合に比べ救済不
可能な場合の数は１１５９通りから１７通りと、１．５
％以下に減少している。
【００１４】図４に、図１で示した４択方式の冗長切り
替え回路の設計例を示す。この回路では冗長ブロックの
切り替えはヒューズの切断によっている。一般的には冗
長ブロック切り替えには、図４（ｂ）で示す様なヒュー
ズによる方式が用いられている。ここで、ヒューズはい
ったん切断すると接続することは不可能である。図４
（ｂ）に示した回路では、ヒューズを切断していない初
期状態において、ｓｉｇ１のノードのみ”Ｌｏｗ”レベ
ルが出力され、図４（ａ）の回路によりプロセッサブロ
ックＰＥ（ｎ）はメモリブロックＭｅｍ−ＢＬＫ（ｎ）
に接続される。Ｍｅｍ−ＢＬＫ（ｎ）に不良があった場
合、ヒューズ１またはヒューズ２を切断して接続を変え
る。最初にヒューズ１を切断した場合は、ｓｉｇ４が”
Ｌｏｗ”レベルとなり、Ｍｅｍ−ＢＬＫ（ｎ＋３）が選
択される。１度ヒューズ１を切断してしまうと、ヒュー
ズ１接続、ヒューズ２切断の組み合わせにより、ｓｉｇ
３が”Ｌｏｗ”になり接続されるはずのＭｅｍ−ＢＬＫ
（ｎ＋２）へのＰＥ（ｎ）の接続は不可能となる。従っ
て一般的に使われる図４（ｂ）に示す回路では、Ｍｅｍ
−ＢＬＫ（ｎ）、Ｍｅｍ−ＢＬＫ（ｎ＋１）、Ｍｅｍ−
ＢＬＫ（ｎ＋３）が不良であり、始めにヒューズ１を切
断した場合、正常ブロックであるＭｅｍ−ＢＬＫ（ｎ＋
２）へのＰＥ（ｎ）の接続は不可能となり、冗長メモリ
ブロックを用いた救済は出来ない。同様に、始めにヒュ
ーズ２を切断した場合、ヒューズ１切断、ヒューズ２接
続により選ばれるＭｅｍ−ＢＬＫ（ｎ＋３）へのＰＥ
（ｎ）の接続は不可能となる。このように、ヒューズの
切断により冗長ブロック切り替えを行う方式の回路で
は、冗長ブロック切り替え回路自体の問題で、前記の、
１つのプロセッサブロックがＮ＋１以下のメモリブロッ
クと接続可能な構成の冗長ブロック切り替え方式・回路
の利点が十分に生かせない。
替え回路の設計例を示す。この回路では冗長ブロックの
切り替えはヒューズの切断によっている。一般的には冗
長ブロック切り替えには、図４（ｂ）で示す様なヒュー
ズによる方式が用いられている。ここで、ヒューズはい
ったん切断すると接続することは不可能である。図４
（ｂ）に示した回路では、ヒューズを切断していない初
期状態において、ｓｉｇ１のノードのみ”Ｌｏｗ”レベ
ルが出力され、図４（ａ）の回路によりプロセッサブロ
ックＰＥ（ｎ）はメモリブロックＭｅｍ−ＢＬＫ（ｎ）
に接続される。Ｍｅｍ−ＢＬＫ（ｎ）に不良があった場
合、ヒューズ１またはヒューズ２を切断して接続を変え
る。最初にヒューズ１を切断した場合は、ｓｉｇ４が”
Ｌｏｗ”レベルとなり、Ｍｅｍ−ＢＬＫ（ｎ＋３）が選
択される。１度ヒューズ１を切断してしまうと、ヒュー
ズ１接続、ヒューズ２切断の組み合わせにより、ｓｉｇ
３が”Ｌｏｗ”になり接続されるはずのＭｅｍ−ＢＬＫ
（ｎ＋２）へのＰＥ（ｎ）の接続は不可能となる。従っ
て一般的に使われる図４（ｂ）に示す回路では、Ｍｅｍ
−ＢＬＫ（ｎ）、Ｍｅｍ−ＢＬＫ（ｎ＋１）、Ｍｅｍ−
ＢＬＫ（ｎ＋３）が不良であり、始めにヒューズ１を切
断した場合、正常ブロックであるＭｅｍ−ＢＬＫ（ｎ＋
２）へのＰＥ（ｎ）の接続は不可能となり、冗長メモリ
ブロックを用いた救済は出来ない。同様に、始めにヒュ
ーズ２を切断した場合、ヒューズ１切断、ヒューズ２接
続により選ばれるＭｅｍ−ＢＬＫ（ｎ＋３）へのＰＥ
（ｎ）の接続は不可能となる。このように、ヒューズの
切断により冗長ブロック切り替えを行う方式の回路で
は、冗長ブロック切り替え回路自体の問題で、前記の、
１つのプロセッサブロックがＮ＋１以下のメモリブロッ
クと接続可能な構成の冗長ブロック切り替え方式・回路
の利点が十分に生かせない。
【００１５】図５にこの問題を解決する冗長ブロック切
り替え回路の１例を示す。外部からの”ＴＥＳＴ”信号
の入力により、”ＴＥＳＴ”信号が”Ｈｉｇｈ”レベル
であるときと”Ｌｏｗ”レベルであるときで、ヒューズ
切断以前にそれぞれ、ｓｉｇ１、ｓｉｇ４が”Ｌｏｗ”
レベルとなり、図４（ａ）に示す回路に接続した場合、
ＰＥ（ｎ）にはそれぞれＭｅｍ−ＢＬＫ（ｎ）及びＭｅ
ｍ−ＢＬＫ（ｎ＋３）が接続される。この、図５と図４
（ａ）で構成される冗長ブロック切り替え回路を図１で
示した４択の冗長切り替え方式に適応した場合、”ＴＥ
ＳＴ”＝”Ｈｉｇｈ”で１６個のＰＥブロック（プロセ
ッサブロック）は最左端のＭｅｍ−ＢＬＫ（メモリブロ
ック）から、左から１６個目のＭｅｍ−ＢＬＫに接続さ
れる。また、”ＴＥＳＴ”＝”Ｌｏｗ”では、１６個の
ＰＥブロックは左から１７個目、１８個目、１９個目、
２０個目のＭｅｍ−ＢＬＫを含む１６個のＭｅｍ−ＢＬ
Ｋに接続されるように、図１の冗長ブロック切り替え回
路の接続を行うことは容易である。この結果、ヒューズ
の切断以前に冗長メモリブロックを含む全てのメモリブ
ロックのテストを行い、正常なメモリブロックを特定
し、プロセッサブロックにヒューズ切断を通して接続す
ることが出来る。この結果、ハードウエア量の増大を最
小限に押さえながら冗長ブロックによるメモリブロック
救済効率を最も高くすることが出来る。
り替え回路の１例を示す。外部からの”ＴＥＳＴ”信号
の入力により、”ＴＥＳＴ”信号が”Ｈｉｇｈ”レベル
であるときと”Ｌｏｗ”レベルであるときで、ヒューズ
切断以前にそれぞれ、ｓｉｇ１、ｓｉｇ４が”Ｌｏｗ”
レベルとなり、図４（ａ）に示す回路に接続した場合、
ＰＥ（ｎ）にはそれぞれＭｅｍ−ＢＬＫ（ｎ）及びＭｅ
ｍ−ＢＬＫ（ｎ＋３）が接続される。この、図５と図４
（ａ）で構成される冗長ブロック切り替え回路を図１で
示した４択の冗長切り替え方式に適応した場合、”ＴＥ
ＳＴ”＝”Ｈｉｇｈ”で１６個のＰＥブロック（プロセ
ッサブロック）は最左端のＭｅｍ−ＢＬＫ（メモリブロ
ック）から、左から１６個目のＭｅｍ−ＢＬＫに接続さ
れる。また、”ＴＥＳＴ”＝”Ｌｏｗ”では、１６個の
ＰＥブロックは左から１７個目、１８個目、１９個目、
２０個目のＭｅｍ−ＢＬＫを含む１６個のＭｅｍ−ＢＬ
Ｋに接続されるように、図１の冗長ブロック切り替え回
路の接続を行うことは容易である。この結果、ヒューズ
の切断以前に冗長メモリブロックを含む全てのメモリブ
ロックのテストを行い、正常なメモリブロックを特定
し、プロセッサブロックにヒューズ切断を通して接続す
ることが出来る。この結果、ハードウエア量の増大を最
小限に押さえながら冗長ブロックによるメモリブロック
救済効率を最も高くすることが出来る。
【００１６】
【発明の効果】以上のような冗長切り替え回路の採用に
より、ハードウエア量が制限された中で最も高い救済効
率を実現することが出来、冗長切り替え回路を必要とす
るチップの歩留まり向上とそれに伴うチップ単価の低減
が実現できる。
より、ハードウエア量が制限された中で最も高い救済効
率を実現することが出来、冗長切り替え回路を必要とす
るチップの歩留まり向上とそれに伴うチップ単価の低減
が実現できる。
【図１】本発明による冗長切替回路の一例を示す図であ
る．
る．
【図２】メモリブロック３個とプロセッサブロック２個
の接続を示す図である。
の接続を示す図である。
【図３】メモリブロック５個とプロセッサブロック３個
の接続を示す図である。
の接続を示す図である。
【図４】本発明の冗長切替回路を実現するための具体的
な回路構成を示す図である。
な回路構成を示す図である。
【図５】図４（ｂ）の回路を救済効率を上げるために改
良した本願請求項２に記載の回路構成を示す図である。
良した本願請求項２に記載の回路構成を示す図である。
【図６】従来の冗長切替回路の一例を示す図である。
１ メモリブロック（Ｍｅｍ−ＢＬＫ） ２ 冗長メモリブロック切り替え回路 ３ プロセッサブロック（ＰＥ） ４ ｐチャネルＭＯＳＦＥＴ ５ ｎチャネルＭＯＳＦＥＴ ６ インバート論理ゲート ７ ヒューズ ８ ＮＡＮＤ論理ゲート ９ ＮＯＲ論理ゲート
Claims (2)
- 【請求項１】 第１の機能ブロックＭ個と、冗長機能ブ
ロックとしての第１の機能ブロックＮ（１＜Ｎ＜Ｍ）個
と、第１の機能ブロックに１対１対応するＭ個の第２の
機能ブロックと、第１の機能ブロックと第２の機能ブロ
ックの接続を選択する冗長切り替え回路において、３個
以上Ｎ＋１個以下の第１の機能ブロックから１個を選択
して第２の機能ブロックと１対１に接続することが可能
な構成の冗長ブロック切り替え回路。 - 【請求項２】 請求項１記載の冗長ブロック切り替え回
路で、冗長ブロック切り替えをヒューズの切断を用いて
行う方式の冗長ブロック切り替え回路において、冗長ブ
ロック切り替え回路にチップ外部からの信号を入力し、
Ｍ個の第２の機能ブロックとＭ個の第１の機能ブロック
の接続をヒューズを用いて選択する以前に、Ｍ個の第２
の機能ブロックを通してＭ＋Ｎ個の第１の機能ブロック
全体の動作検証が行える構成の冗長ブロック切り替え回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237084A JPH0793172A (ja) | 1993-09-24 | 1993-09-24 | 冗長ブロック切り替え回路 |
| US08/796,392 US5878052A (en) | 1993-09-24 | 1997-02-04 | Method and hardware arrangement for replacing defective function blocks in an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237084A JPH0793172A (ja) | 1993-09-24 | 1993-09-24 | 冗長ブロック切り替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793172A true JPH0793172A (ja) | 1995-04-07 |
Family
ID=17010180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237084A Pending JPH0793172A (ja) | 1993-09-24 | 1993-09-24 | 冗長ブロック切り替え回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5878052A (ja) |
| JP (1) | JPH0793172A (ja) |
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|---|---|
| US5878052A (en) | 1999-03-02 |
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