JP2005252267A - シングルポリ・ｐフラッシュ技術を使用した不揮発性メモリソリューション - Google Patents

シングルポリ・ｐフラッシュ技術を使用した不揮発性メモリソリューション Download PDF

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Abstract

【課題】 余分なマスクステップを追加する必要がないシングルポリ・２トランジスタ（２Ｔ・ＰＭＯＳメモリセルを提供する。
【解決手段】 複数回プログラミング用のシングルポリ・２Ｔ・ＰＭＯＳメモリセル１０は、ドレイン／ソースｐ＋拡散領域２２を共有している、ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ１６と、ＰＭＯＳ選択ゲート（ＳＧ）トランジスタ１８とを備えている。ＳＧトランジスタ１６とＦＧトランジスタ１８は、両方とも、第１のｎウエル１２に形成される。そして、ＦＧトランジスタ１８のコントロールプレートは、第２のｎウエルに形成されている。
【選択図】 図２

Description

本発明は一般にメモリセルに関し、より詳しくは、複数回プログラミング（multi-time programming: MTP）及び１回限りのプログラミング（one-time programming: OTP）に使われる、シングルポリシリコン層・２トランジスタ・ＰＭＯＳ型のメモリセルに関するものである。
ＮＭＯＳフローティングゲート（floating gate: FG）メモリセルと比較すると、ＰＭＯＳ・ＦＧメモリセルは、望ましいバンド間トンネリング（band-to-band tunneling: BTBT）のプログラミング効率を有している。しかし、複数の、単一トランジスタのＰＭＯＳ・ＦＧメモリセルから成るメモリアレイは、オーバーイレイス（over-erase）やＢＴＢＴプログラム障害という問題を抱えており、データの保全性が損なわれるという問題がある。本発明の譲受人に譲渡された米国特許第5,912,842号に開示されているように、前記ＢＴＢＴプログラム障害は、メモリアレイを２トランジスタ（two-transistor: 2T）・ＰＭＯＳ型のメモリセルで構成することにより解決することができる。
２Ｔ・ＰＭＯＳメモリセルの使用は、シングル・多結晶シリコン（ポリ）層だけの場合は、ＣＭＯＳロジックプロセスとの統合に適していいる。例えば、本発明の譲受人に譲渡された米国特許第5,736,764号は、拡散領域がコントロールプレートとして機能する様々な２Ｔ・ＰＭＯＳメモリセルを開示している。高密度に設計するために、覆われた拡散領域は、２Ｔ・ＰＭＯＳセルを保持しているｎウエル内に設けられる。その結果、ｐ型層である覆われた拡散領域をｎウエルから絶縁するのに好都合となる。この絶縁を行うためには、注入ステップを追加するだけではなく、マスクステップも追加する必要がある。
しかしながら、２Ｔ・ＰＭＯＳメモリセルを使用して形成されるメモリアレイの高密度化を押し進める必要のない用途がある。例えば、ユーザは、無線ＩＣタグ（radio frequency identification： RFID）の識別番号などの比較的小さなワードを記録するのに、不揮発性メモリを必要とする。そのようなメモリは、典型的なＲＦＩＤの用途で使用する際は、１又は２キロビットを記憶するだけでいい。このような用途では、シリコンの不揮発性メモリによって占められる領域は、集積回路全体から見ると、相対的にほんの一部である。したがって、このような用途では、メモリセルの大きさを懸念する代わりに、メモリ設計における他の懸案事項が生じる。例えば、ユーザは、標準的なＣＭＯＳロジックプロセスで行った以外に、マスクステップを追加する必要がないことを望んでいる。しかしながら、米国特許第5,736,764号において説明したように、前述したシングルポリ・２Ｔ・ＰＭＯＳメモリセルは、一般的に、コントロールプレートを形成するために余分なマスクステップを必要とするように設計されている。
他の用途では、ユーザは、高密度に設計するために、すでに標準的なシングルポリ・ＣＭＯＳロジックプロセスで行った以外に、マスクステップを追加する可能性を許容することができる。しかしながら、従来のシングルポリ・２Ｔ・ＰＭＯＳメモリセルの設計における、コントロールプレートのために必要なシリコン領域は、高密度のシングルポリを設計する上で問題となる。
したがって、当該技術分野では、従来のＣＭＯＳプロセスに適合するように設計された、改良されたシングルポリ・２Ｔ・ＰＭＯＳメモリセルが求められている。さらに、当該技術分野では、改良された高密度のシングルポリ・２Ｔ・ＰＭＯＳメモリセルが求められている。
本発明の一形態では、複数回プログラミング用の、シングルポリ・２トランジスタ（２Ｔ）・ＰＭＯＳメモリセルが提供される。このメモリセルは、第１のｎウエルに別個のｐ＋拡散領域として形成されたソース及びドレインを有するＰＭＯＳ選択ゲート・トランジスタと、前記第１のｎウエルに別個のｐ＋拡散領域として形成されたドレイン及びソースを有しており、該ドレインを形成するｐ＋拡散領域は、前記ＰＭＯＳ選択ゲート・トランジスタのソースを形成するｐ＋拡散領域と同一であるＰＭＯＳフローティングゲート・トランジスタと、第２のｎウエルに形成された、前記ＰＭＯＳフローティングゲート・トランジスタ用のコントロールプレートとを備えている。
本発明の他の形態では、１回限りのプログラミング用の、シングルポリ・２Ｔ・ＰＭＯＳメモリセルが提供される。このシングルポリ・２Ｔ・ＰＭＯＳメモリセルは、第１のｎウエルに別個のｐ＋拡散領域として形成されたソース及びドレインを有するＰＭＯＳ選択ゲート・トランジスタと、前記第１のｎウエルに別個のｐ＋拡散領域として形成されたドレイン及びソースを有しており、該ドレインを形成するｐ＋拡散領域は、前記ＰＭＯＳ選択ゲート・トランジスタのソースを形成するｐ＋拡散領域と同一であるＰＭＯＳフローティングゲート・トランジスタとを備え、前記フローティングゲート・トランジスタのソースは、コントロールプレートとして機能するように構成されている。
また、本発明の他の形態では、１回限りのプログラミング用の、シングルポリ・２Ｔ・ＰＭＯＳメモリセルが提供される。このシングルポリ・２Ｔ・ＰＭＯＳメモリセルは、第１のｎウエルに別個のｐ＋拡散領域として形成されたソース及びドレインを有するＰＭＯＳ選択ゲート・トランジスタと、前記第１のｎウエルに別個のｐ＋拡散領域として形成されたドレイン及びソースを有しており、該ソースを形成するｐ＋拡散領域は、前記ＰＭＯＳ選択ゲート・トランジスタのドレインを形成するｐ＋拡散領域と同一であるＰＭＯＳフローティングゲート・トランジスタとを備え、前記フローティングゲート・トランジスタのソースは、コントロールプレートとして機能するように構成されている。
また、本発明の他の形態では、プログラム方法が提供されている。このプログラム方法は、第１のｎウエルにフローティングゲート・トランジスタと、第２のｎウエルに設けられたコントロールプレートとを備えるシングルポリ・２Ｔ・ＰＭＯＳメモリセルを形成するステップと、前記フローティングゲート・トランジスタのドレインを接地させるステップと、前記フローティングゲート・トランジスタのソースの電圧を、５〜１５Ｖの範囲に上昇させるステップと、前記フローティングゲートにホットエレクトロンを注入すべく、前記コントロールプレートの電圧を５〜１５Ｖの範囲に上昇させるステップとを含んでいる。
また、本発明の他の形態では、他のプログラム方法が提供されている。このプログラム方法は、フローティングゲート・トランジスタを有し、該フローティングゲート・トランジスタのソースが２Ｔ・ＰＭＯＳメモリセルのコントロールプレートとして機能するシングルポリ・２Ｔ・ＰＭＯＳメモリセルを形成するステップと、前記フローティングゲート・トランジスタのドレインを接地させるステップと、前記フローティングゲートにホットエレクトロンを注入すべく、前記フローティングゲート・トランジスタのソースの電圧を５〜１５Ｖの範囲に上昇させるステップとを含んでいる。
図１〜図３には、２Ｔ・ＰＭＯＳメモリセル１０が示されている。図２の断面図に示すように、メモリセル１０は、ｐ型基板１４上に設けられたｎウエル１２に形成されており、フローティングゲート（floating gate: FG）ＰＭＯＳトランジスタ１６とＰＭＯＳ選択ゲート（select gate: SG）トランジスタ１８とを備えている。第１のｐ＋拡散領域２０は、ＦＧトランジスタ１６のソース２０として機能する。共有されるｐ＋拡散領域２２は、ＦＧトランジスタ１６のドレイン及びＳＧトランジスタ１８のソースの両方として機能する。このようなｐ＋拡散領域２２は、ドレイン／ソース領域２２と呼ばれる。第３のｐ＋拡散領域２４は、ＳＧトランジスタ１８のドレインとして機能する。このようにメモリセル１０は対称に構成されているので、当然のことながら、ソースとドレインは、ＦＧトランジスタ１６とＳＧトランジスタ１８を通る電流方向次第で逆になる。すなわち、ｐ＋拡散領域２０がＦＧトランジスタ１６のドレインして機能し、共有ｐ＋拡散領域２２がＦＧトランジスタ１６のソース及びＳＧトランジスタ１８のドレインとして機能し、ｐ＋拡散領域２４がＳＧトランジスタ１８のソースとして機能する場合もある。
約８０〜１３０Åの範囲の厚さを有するトンネル酸化物層３４は、ＦＧトランジスタ１６用のフローティングゲート２６をｎウエル領域１２から分離する。フローティングゲート２６がｎウエル１２に対して負に帯電している場合は、ホールを含んでいるチャンネル３０がｎウエル１２内で誘起される。また、同様のチャンネル３２が、ＳＧトランジスタ１８内で誘起される。当該技術分野で周知のように、ＦＧトランジスタ１６はフローティングゲート２６と対になるコントロールプレート３６を有しており、フローティングゲート２６とコントロールプレート３６とによりＭＯＳコンデンサを形成する。コントロールプレート３６にバイアス電圧を印加して、ホットエレクトロンをフローティングゲート２６へ引き込むことにより、ＦＧトランジスタ１６にプログラムする（このことについては、詳細に後述する）。
前述した従来の方法とは大きく異なり、図１及び図３に示すように、ｎウエル１２（第１のウエル）とｎウエル８０（第２のウエル）は、互いに分離されており、別個に設けられている。そして、コントロールプレート３６は、ｎウエル１２から分離されたｎウエル８０に形成されている。このｎウエル１２から分離されたｎウエル８０を使用することの有利な点は、コントロールプレート３６をｎウエル１２から電気的に絶縁し続けるということである。単一のｎウエル領域を使用する場合、ｐ型のコントロールプレートは前記単一のｎウエル領域に形成される。しかし、そのようなコントロールプレートに印加される電圧量は、コントロールプレートとｎウエル間のｐｎ接合の逆バイアスを保つためにｎウエルに印加される電圧量により制限される。単一のｎウエル領域を使用する場合でこの制限を取り除くためには、コントロールプレートは、ｐ型拡散領域によってｎウエル領域の残りの部分から絶縁された、ｎ型拡散領域として形成する必要がある。そのような実施では、結果として得られる、単一ｎウエルにｎ型拡散領域として形成されるコントロールプレートは、ｎウエル領域１２への望ましくない電流を生じることなくバイアスされる。しかし、絶縁するｐ型拡散領域を形成すためには、余分なマスク及び注入ステップが必要となる。本発明に係る実施形態の有利な点は、すでに標準的なＣＭＯＳプロセスで使用したマスクステップ以外に、マスクステップを追加する必要がないということである。
再び図１を参照して、コントロールプレート３６は、ｎウエル８０の一部に形成されており、フローティングゲート２６延長部により覆われている。接触子３８（図１参照）は、フローティングゲート２６内、及びフローティングゲート２６延長部とコントロールプレート３６との間に設けられた酸化物層４０（図３参照）内で開放されており、コントロールプレート３６と電気的に接触することができる。酸化物層４０は、約８０〜３５０Åの厚さを有している。当然のことながら、図３に示す絶縁障壁４５は、浅いトレンチ素子分離（shallow trench isolation structures: STI）、又は例えば局所領域酸化物（local field oxide: LOGOS）などの当該技術分野で周知の他の適切な構造である。再び図３を参照して、コントロールプレート３６は、フローティングゲート２６延長部により覆われているｎウエル８０の一部から形成されている。コントロールプレート３６も横方向の広がりは、絶縁障壁４５により制限される。
メモリセル１０をプログラムするために、バンド間トンネリング（band-to-band tunneling: BTBT）又はアバランシェ降伏トンネリングにより、ホットエレクトロンをフローティングゲート２６に導入する。あるいは、プログラムセル１０をプログラムするためには、ＢＴＢＴとファウラー・ノードハイム（Fowler-Nordheim）トンネリングの組み合わせが使用される。プログラムセル１０のプログラミングは、前述したように、その構造次第である。図２に示すように、断面が対称なので、電流を逆流させて、ドレインをソースにすることができる（逆に、ソースをドレインにすることもできる）。したがって、ある実施形態では、ｐ＋拡散領域２０及び２２は、それぞれＦＧトランジスタ１６及びＳＧトランジスタ１８のソースであるのに対して、ｐ＋拡散領域２２及び２４は、それぞれＦＧトランジスタ１６及びＳＧトランジスタ１８のドレインである。ｐ＋拡散領域２４（ドレインとして機能する）及び選択ゲート２８が接地している間は、ｐ＋拡散領域２０（ソースとして機能する）及びｎウエル１２の両方は８Ｖに荷電される。そのとき、ＳＧトランジスタ１８は導電性となるので、共有拡散領域２２は、ウエル１２に対して電位が引き下げられて逆バイアスとなる。正電荷を持つホールは、正電荷を持つソース２０からチャンネル３０を通ってドレイン２２へドリフトする。これらのホールは、共有ｐ＋拡散領域２２とｎウエル１２とのｐｎ接合面付近に存在する空乏領域において電子と衝突し、ホットエレクトロンを生成する。ホットエレクトロンのチャンネル３０からフローティングゲート２６へのＢＴＢＴトンネリングを誘起するためには、フローティングゲート２６はコントロールプレート３６との静電結合により正に帯電する必要がある。例えば、パルス法によりホットエレクトロンをフローティングゲート２６内に引き込むためには、コントロールプレート３６に８．５Ｖの電圧を印加する必要がある。
再び図３を参照して、コントロールプレート３６の表面領域は、フローティングゲート２６における絶縁障壁４５によってコントロールプレート３６とは絶縁されていない部分により制限されている。言い換えると、この表面領域は、コントロールプレート３６及びフローティングゲート２６の静電結合を制限する。一般に、フローティングゲート２６を効率的にプログラミングするためには、フローティングゲート２６の電位がコントロールプレート３６にパルスされた電位の９０％に達するような、これら２つの素子間の静電結合を必要とする。しかし、使用する際は、記録密度が問題ではないということに留意されたい。望ましい程度の静電結合が得られるまで、コントロールプレート３６の表面領域は単純に増加する。
当然のことながら、コントロールプレート３６と、コントロールプレート３６を覆うフローティングゲート２６延長部との間の「フラットバンド」又は「蓄積」状態を維持することは、そのときコントロールプレート３６の表面には反転層が存在しないので、結果として最善の静電結合をもたらす。フラットバンド状態は、コントロールプレート３６とフローティングゲート２６のフェルミレベルが等しいときに生じる。反転層がコントロールプレート３６の表面に形成され始めると、コントロールプレート３６の電位が、コントロールプレート３６を覆うフローティングゲート２６延長部と完全に結合するのを妨げる。そのような空乏領域は、コントロールプレート３６の電位が、コントロールプレート３６を覆うフローティングゲート２６延長部と完全に結合するのを妨げる電位を有している。メモリセル１０（図１参照）を形成するのに使用されるＣＭＯＳプロセスは、ＣＭＯＳ技術分野で慣習的である閾値調整イオン注入ステップを含んでおり、ｎ層５２がコントロールプレート３６の表面と隣り合う結果、ｎウエル８０は表面注入を受ける。このようにして、蓄積状態は、電荷が固定された表面の力を借りて生じる。コントロールプレート３６にとって必要な静電結合を提供するのに要する相対的な表面領域は、そのときに最少となる。しかし、当然のことながら、ｎ層５２を欠いておりコントロールプレート３６が閾値調整イオン注入を受けなければ、コントロールプレート３６の表面領域は、望ましい静電結合に至るまで、単純に増加する。
以上説明したように、図２に示すようなメモリセル１０の断面は対称なので、フローティングゲート２６のプログラミング中にチャンネル３０を通る電流の方向は、ホットエレクトロンがフローティングゲート２６内へトンネリングするようにフローティングゲート・トランジスタ１６のソース又はドレインとして機能する共有ｐ＋拡散領域２２内では不定である。したがって、フローティングゲート・トランジスタ１６を前述した従来の方法でプログラムするためには、ｐ＋拡散領域２４及びｎウエル１２は、選択ゲート２８が接地している間は、正に電荷する必要がある。このことにより、共有ｐ＋拡散領域２２の電位も、この正電位から選択ゲート・トランジスタ１８の閾電圧を引いた値へ引き下げることができる。共有ｐ＋拡散領域２２がＦＧトランジスタ１６のソースとして機能し、ｐ＋拡散領域２０がＦＧトランジスタ１６のドレインとして機能できるように、ｐ＋拡散領域２０を接地させる。その結果、ホールをソース２２から引き寄せることができる。ｐ＋拡散領域２０はそのときｎウエル８０に対して逆バイアスしているので、ｎウエル１２とｐ＋拡散領域２０との間のｐｎ接合面付近に空乏領域が存在する。空乏領域では、共有ｐ＋拡散領域２２から引き寄せられたホールが電子と衝突し、ホットエレクトロンを生成する。これらのホットエレクトロンをフローティングゲート２６に引き込むためと、この空乏領域を増大させるために、フローティングゲート２６が適切なプログラミング電圧となるようにコントロールプレート３６は静電結合によって正電荷される。
フローティングゲート２６にホットエレクトロンを注入することによりメモリセル１０をプログラミングすると、ＦＧトランジスタ１６は空乏モードのデバイスとなる。エンハンスメント型のトランジスタとは違って、ディプレッション型のトランジスタは非導電状態のときでもわずかに導電状態にあるため、ゲート／ソース電位の閾電圧はデバイスが非導電状態となるときを決定する。非導電性のＦＧトランジスタ１６のためのチャンネル３０を作るために、コントロールプレート３６の電位は、チャンネル３０内のホールを激減させるべく、ＦＧトランジスタ１６のソースに対して正に設定する必要がある。したがって、プログラムされたＦＧトランジスタ１６は、そのコントロールプレートの電圧が正の閾電圧以下である場合は導電性であるが、プログラムされていないＦＧトランジスタ１６は、それらの状況下では導電性ではない。このように、正の閾電圧以下の電圧で２Ｔ・ＰＭＯＳメモリセル１０が導電性であることかどうかを判断することにより、メモリセル１０に記憶されているバイナリー・ビットの状態も判断される。
再びメモリセル１０のプログラミングを参照して、メモリセル１０がプログラムされる時のチャンネル３０及び３２を通る電流の方向に関わらず、上述した説明から、メモリセル１０の他の端子（ｐ＋拡散領域２２とｐ＋拡散領域２４のどちらでも）が正荷電されている間は、ＦＧトランジスタ１６のドレインは接地されることが分かる。先に述べたように、例えば、本発明の譲受人に譲渡された米国特許第5,912,842号では、２Ｔ・ＰＭＯＳメモリセルはアレイ状に配置され、メモリセル１０において説明したような類似した端末は、前記アレイのビットラインと接続する。
この専門用語を使っている、２Ｔ・ＰＭＯＳメモルセル１０のプログラミング、読み出し及び消去電圧は、前述した米国特許第5,736,764（その内容は全て、この引用により本願発明に含まれるものとする）の単一ｎウエル内のシングルポリ・２Ｔ ＰＭＯＳメモルセルの各電圧と同じである。特に、メモリセル１０に対する適切なプログラミング電圧は、ビットラインは０Ｖ、選択ゲートは０Ｖ、ソースは５〜１５Ｖ、ｎウエル８０は５〜１５Ｖ、コントロールプレート３６は５〜１５Ｖである。プログラミング中に印加される比較的高い電圧と比較すると、消去するためにコントロールプレート３６に印加される若干低い或いはゼロの電圧バイアスは、特に、コントロールプレート３６とフローティングゲート２６間の静電結合の程度により制限される。前述した閾値調整イオン注入は、この静電結合（消去時におけるコントロールプレート３６の若干低い又はゼロの電圧バイアスを制限する静電結合）を増加させることを助ける。
前述したように、コントロールプレート３６とフローティングゲート２６延長部とが重なる領域は、コントロールプレート３６とフローティングゲート２６間の静電結合を制限する。一般に、この効果は、フローティングゲート２６延長部と重なる領域の最大化を望ましくする。しかしながら、コントロールプレート３６と、コントロールプレート３６を覆うフローティングゲート２６延長部との間の蓄積状態を達成することも望ましいので、コントロールプレート３６とフローティングゲート２６延長部との間で重なる領域が少ないメモリセル１０の実施形態も、より良い集積状態を達成するためには許容される。例えば、図４ａ及び図４ｂに示すシングルポリ・２Ｔ・ＰＭＯＳメモリセル４００では、コントロールプレート３６を覆うフローティングゲート２６延長部は、複数の指延長部４１０からなる指状に形成される。図４ａの上面図を参照して、Ｂ−Ｂ線断面図は、メモリセル１０の図２において説明したものと同じである。したがって、メモリセル１０及び４００は、コントロールプレート３６と、コントロールゲート３６を覆うフローティングゲート２６延長部に関してのみ差異がある。メモリセル４００を形成するのに使用されるＣＭＯＳプロセスは、ＬＤＤ注入スキームにおいて高電圧と低電圧の両方を用いる必要がある。これらの２つの種類のＬＤＤ注入は、図４ｂの断面図を参照して説明するのと同じようにして行われる。両方のＬＤＤ注入部４２２は、ポリシリコンのフローティングゲート２６とその指延長部４１０が形成された後に、最初に注入される。当該技術分野において周知の方法でスペーサ４２０が形成された後、ｎ＋拡散領域４２５を形成すべく従来型のｎ＋Ｓ／Ｄ注入が行われる。しかしながら、指延長部４１０の幅は、コントロールプレート３６の表面が反転するのが難しくなるように、低電圧デバイス（低電圧ＬＤＤ注入スキームに対応する）の設計ルールに従っている。このようにして、コントロールプレート３６とフローティングゲート２６との間の静電結合もまた強められる。図３を参照しつつ説明したように、図４ｂにおけるコントロールプレート３６の横方向の広がりは、絶縁障壁４５（例えば、浅いトレンチ素子分離など）により制限される。プログラミング、読み出し及び消去電圧は、前述したメモリセル１０の場合と同じである。当然のことながら、メモリセル１０において説明したｐ＋拡散領域２０、２２及び２４のためのＬＤＤ領域も形成される。
前述した実施形態の密集度は、コントロールプレート３６の表面積を相対的に大きくするという要望により制限される。コントロールプレート３６は主に消去作業のために相対的に大きな表面領域を有しているので、メモリセルの電気的消去オプションは省略することにより、シングルポリ／シングルｎウエル構造体において高密度を実現することができる。図５の断面図に示すように、２Ｔメモリセル５００は、消去オプションを犠牲することによって高密度設計を実現することができる。消去オプションを有していないため、２Ｔメモリセル５００は、１回限りのプログラミング（one-time programming: OTP）メモリセルとなる。２Ｔメモリセル５００は、ｐ型基板５１０の単一のｎウエル５０５内に含まれる。この実施形態では、共有ｐ＋拡散領域５２５は、ＦＧトランジスタ５２０のソース、及びＳＧトランジスタ５３０のドレインとして作用する。また、ＦＧトランジスタ５２０は、チャンネル５５０を通じてソース５２５と接続する、ドレインとしてのｐ＋拡散領域５４０を有している。ｐ＋拡散領域５４０は、トンネル酸化層によりチャンネル５５０から分離されたフローティングゲート５５５により誘起される。同様に、ＳＧトランジスタ５３０は、チャンネル５６５を通じてドレイン５２５と接続するｐ＋拡散領域５６０を有している。ｐ＋拡散領域５６０は、選択ゲート５７０により誘起される。ｎウエル５０５のどの別個の拡散領域も、コントロールプレートを形成するのには使用されない。代わりに、コントロールプレートは、共有ｐ＋拡散領域５２５のフローティングゲート５５５に対する過大な重複部分５８０に簡素に形成される。
メモリセル５００のプログラミングは、共有ｐ＋拡散領域２２がＦＧトランジスタ１６のソースとして作用するメモリセル１０においてすでに説明したのと、大部分は類似している。したがって、ソース／ｐ＋拡散領域５６０とｎウエル５０５は、例えば、選択ゲート５７０を接地させることにより導電性となる（又は負となる）ＶＰＰ及びＳＧトランジスタ５３０に対して高電位となる。そのため、共有ｐ＋拡散領域５２５は、ソース５６０の電位からＳＧトランジスタ５３０に対する閾値電圧を引いた値と等しくなる。
加速させるために、フローティングゲート・トランジスタ５２０のドレインｐ＋拡散領域５４０を接地させることにより、ホールは正電荷された共有ｐ＋拡散領域５２５からチャンネル５５０まで加速され、逆バイアスされた、ｐ＋ドレイン５４０とｎウエル５０５間のｐｎ接合面付近に生じた空乏領域において電子と衝突する。ホットエレクトロンを引き込むべくフローティングゲート５５５を十分に正荷電するために、正のプログラミング電圧をパルスするのに利用できる、別個のコントロールプレート端末は存在しないことに留意されたい。その代わりに、共有ｐ＋拡散領域５２５は、フローティングゲート５５５をプログラムできるように、重複部分５８０を通じてフローティングゲート５５５と十分に静電結合している。この重複のために、共有ｐ＋拡散領域５２５は、ｐ＋拡散領域５４０及び５６０と同じ方法では形成されない。その代わりに、高密度設計の方法として当該技術分野で周知のように、ｐ＋拡散領域５４０及び５６０は、「ＬＤＤ（lightly-doped-drain）」領域５９０を含んでいる。ＬＤＤ領域５９０の形成は、スペーサ５９５の形成及びそれに続く当該技術分野で周知であるｐ＋拡散領域５４０及び５６０を形成するｐ＋注入の前に行われる。その一方、共有ｐ＋拡散領域５２５は、ｐ＋接合がｎウエル５０５の深くに達するようにするための熱サイクルと共に、ｐ＋拡散領域５２５とフローティングゲート５５５の間でｐ＋重複部分５８０を形成すべく傾斜注入ステップを行うために、例えば余分なマスクステップを必要とする。一般に、重複部分５８０の横方向の広がりは、少なくとも０．０５ミクロン以上である。フローティングゲート５５５を荷電することにより、ホットエレクトロンがトンネル酸化物層５５１をトンネリングしてメモリセル５００をプログラムする。そうするべく、フローティングゲートの電位が、静電結合によって共有ｐ＋拡散領域５２５の電位の４５％以上となるように荷電されるように、重複部分５８０をより大きくすることが望ましい。さらに、ドレイン５４０のＬＤＤ領域５９０を最小化することにより、プログラミング効率を向上させることができる。
ソース／共有ｐ＋拡散領域５２５と、重複部分５８０に形成されたコントロールプレートは常に等しい電位にあるので、メモリセル５００を消去するための電気を供給することができない。その代わりに、紫外線の照射を用いた消去が行われる。紫外線が照射される窓が形成されることなくメモリセル５００がパッケージ化された場合は、消去は、メモリセル５００がウエハの状態である間だけ行われる。また、このように、ＯＴＰだけを行うこともできるが、複数回プログラミング（multi-time programming: MTP）用のコントロールプレートを形成するために使用される、別個の拡散領域が占める領域を大きくすることができる。例えば、この領域は、シングルｎウエルの実施形態におけるＭＴＰセルの大きさの少なくとも３分の１〜５分の１である。前記した、別個のウエルの実施形態では、コントロールプレートが占める領域は、もちろん、しばしば、それよりも大きい。したがって、ＯＴＰメモリセル５００は、従来のＭＴＰ設計よりも、利点のある高密度を提供する。
メモリセル１０に関してのみ、ここで開示したＯＴＰメモリセルのプログラミング中に使用される電流方向を逆転させ、共有ｐ＋拡散領域５２５がＦＧトランジスタ５２０のソースではなくドレインとして作用するように構成することもできる。しかしながら、メモリセル１０の他の実施形態とは違って、ここで開示したＯＴＰメモリセルは断面における対称性を有していない。したがって、この２つの他の実施形態は構造上異なっている。
ＯＴＰ・２Ｔ・ＰＭＯＳメモリセル６００の他の実施形態を図６に示す。２Ｔメモリセル６００は、ｐ型基板６１０のシングルｎウエル６０５内に含まれる。この実施形態では、共有ｐ＋拡散領域６２５は、ＦＧトランジスタ６２０のドレイン及びＳＧトランジスタ６３０のソースとして作用する。ＦＧトランジスタ６２０は、ソースとしてのｐ＋拡散領域６４０を有している。ｐ＋拡散領域６４０は、チャンネル６５０を通じてドレイン６２５と接続する。チャンネル６５０は、トンネル酸化物層６５１によりチャンネル６５０から分離されたフローティングゲート６５５により誘起される。同様に、ＳＧトランジスタ６３０はドレイン／ｐ＋拡散領域６６０を有しており、ドレイン／ｐ＋拡散領域６６０はチャンネル６６５を通じてソース６２５と接続する。チャンネル６６５は、選択ゲート６７０により誘起される。コントロールプレートは、ｐ＋拡散領域６４０とフローティングゲート６５５との間の過大な重複部分に形成される。したがって、プログラミング中の電流方向にかかわらず、コントロールプレートは、常にソースとフローティングゲートの重複部分によって形成される。
ＯＴＰメモリセル６００のプログラミングは、ＯＴＰメモリセル５００において説明したのと類似している。したがって、ｎウエル６０５が、例えば、選択ゲート６７０が接地することにより導電性となる（又は負となる）ＶＰＰ及びＳＧトランジスタ６３０に対して高電位となる間は、ドレイン／ｐ＋拡散領域６６０は接地される。そのため、共有ｐ＋拡散領域６２５は、ドレイン６６０の電位に、ＳＧトランジスタ６３０に対する閾値電圧を足した値と等しくなる。空乏領域は、逆バイアスされた、共有ｐ＋拡散領域６２５とｎウエル６０５間のｐｎ接合面付近に存在する。このように、プログラミングの準備が整った状態となると、ホールはチャンネル６５０を通過して、空乏領域で電子と衝突する。したがって、フローティングゲート・トランジスタ６２０のソース／ｐ＋拡散領域６４０は、例えばＶＰＰに対して高電位となり、ホールはドレインに向かって加速する。ＯＴＰメモリセル５００において説明したように、ホットエレクトロンを引き込むべくフローティングゲート６５５を十分に正荷電するために、正のプログラミング電圧をパルスするのに利用できる、別個のコントロールプレート端末は存在しない。その代わりに、ソース６４０は、フローティングゲート６５５をプログラムできるように、重複部分６８０を通じてフローティングゲート６５５と十分に静電結合している。この重複のために、ソース／ｐ＋拡散領域６４０は、ｐ＋拡散領域６２５及び６６０と同じ方法では形成されない。その代わりに、高密度設計の方法として当該技術分野で周知のように、ｐ＋拡散領域６２５及び６６０は、「ＬＤＤ（lightly-doped-drain）」領域６９０を含んでいる。ＬＤＤ領域６９０の形成は、メモリセル５００において説明したのと同じように、スペーサ６９５を形成する前に行われる。その一方、ｐ＋拡散領域６４０は、＋拡散領域６４０とフローティングゲート６５５の間でｐ＋重複部分６８０を形成すべく傾斜注入ステップを行うために、例えば余分なマスクステップを必要とする。ＯＴＰメモリセル５００において説明したように、この重複部分５８０の横方向の広がりは、少なくとも０．０５ミクロン以上である。これは、フローティングゲート６５５の電位が、ソース６４０に誘起された電位の４５％以上となるように、ソース６４０とフローティングゲート６５５の間で十分な静電結合が実現されるように変更される。もちろん、ソース６４０と、ソース６４０に形成されたコントロールプレートとは、常に等しい電位にあるので、ＯＴＰメモリセル６００は、ＯＴＰメモリセル５００において説明したように、紫外線が照射されることによりのみ消去される。
ＯＴＰメモリセル５００のアレイの配置の一例を図７に示す。各デュアル・メモリセル７００を形成するために、２つのＯＴＰメモリセル５００が連続して接続されている。共通のソースライン７０５及び７１０は、各デュアル・メモリセル７００の選択ゲート・トランジスタのソースと接続する。各デュアル・メモリセル７００のビットライン接触子７２０は、フローティングゲート・トランジスタのドレインと接続する。当然のことながら、ＯＴＰメモリセル５００のアレイの配置は、図７に示したものから変更することが可能である。さらに、ＯＴＰメモリセル６００のアレイを形成するのに、類似した或いは異なる配置を使用することができる。
以上、本発明の特定の実施形態について説明したが、この説明は本発明の利用の一例にすぎず、本発明を限定するものではない。したがって、本発明の範囲は、特許請求の範囲によって規定される。
本発明の一実施形態に係る複数回プログラミング用の２Ｔ・ＰＭＯＳ・シングルポリ・フラッシュセルの上面図である。 図１に示したＭＴＰセルのＢ―Ｂ線断面図である。 図１に示したＭＴＰセルのＣ―Ｃ線断面図である。 本発明の一実施形態に係る複数回プログラミング用のシングルポリ・２Ｔ・ＰＭＯＳメモリセルの上面図である。 図４ａに示したＭＴＰメモリセルのＣ―Ｃ線断面図である。 本発明の一実施形態に係る１回限りのプログラミング用の２Ｔ・ＰＭＯＳセルの断面図である。 本発明の他の実施形態に係る１回限りのプログラミング用のシングルポリ・２Ｔ・ＰＭＯＳセルの断面図である。 図５に示した１回限りのプログラミング用のメモリセル配列の上面図である。

Claims (15)

  1. シングルポリ・２トランジスタ（２Ｔ）・ＰＭＯＳメモリセルであって、
    第１のｎウエルに別個のｐ＋拡散領域として形成されたソース及びドレインを有するＰＭＯＳ選択ゲート・トランジスタと、
    前記第１のｎウエルに別個のｐ＋拡散領域として形成されたドレイン及びソースを有しており、該ドレインを形成するｐ＋拡散領域は、前記ＰＭＯＳ選択ゲート・トランジスタのソースを形成するｐ＋拡散領域と同一であるＰＭＯＳフローティングゲート・トランジスタと、
    第２のｎウエルに形成された、前記ＰＭＯＳフローティングゲート・トランジスタ用のコントロールプレートとを備えることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  2. 請求項１に記載の２Ｔ・ＰＭＯＳメモリセルであって、
    前記ＰＭＯＳフローティングゲート・トランジスタ用のフローティングゲートの延長部は、別個のｎウエルを覆い、
    前記コントロールプレートは、前記フローティングゲートの延長部により覆われた別個のｎウエルの一部に形成されることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  3. 請求項２に記載の２Ｔ・ＰＭＯＳメモリセルであって、
    前記フローティングゲートの延長部はドープされたｎ＋であり、
    前記別個のｎウエルはｎ型の閾値調整イオン注入部を有していることをことを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  4. 請求項３に記載の２Ｔ・ＰＭＯＳメモリセルであって、
    前記フローティングゲートの延長部へのｎ型のドーピングと、閾値調整イオン注入とは、それらのフェルミレベルが実質的に等しくなるように行うことを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  5. 請求項２に記載の２Ｔ・ＰＭＯＳメモリセルであって、
    前記別個のｎウエルを覆う前記フローティングゲートの延長部は、複数の指延長部から成る指状部分を有することを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  6. 請求項５に記載の２Ｔ・ＰＭＯＳメモリセルであって、
    前記第２のｎウエルは、前記指状部分における隣り合った指同士の間に、ＬＤＤ注入部を有することを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  7. 請求項６に記載の２Ｔ・ＰＭＯＳメモリセルであって、
    前記指延長部は、ＬＤＤスペーサにより挟まれており、
    前記第２のｎウエルは、隣り合う、指延長部のＬＤＤスペーサとの間に、ｎ＋拡散領域を有することを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  8. シングルポリ・２Ｔ・ＰＭＯＳメモリセルであって、
    第１のｎウエルに別個のｐ＋拡散領域として形成されたソース及びドレインを有するＰＭＯＳ選択ゲート・トランジスタと、
    前記第１のｎウエルに別個のｐ＋拡散領域として形成されたドレイン及びソースを有しており、該ドレインを形成するｐ＋拡散領域は、前記ＰＭＯＳ選択ゲート・トランジスタのソースを形成するｐ＋拡散領域と同一であるＰＭＯＳフローティングゲート・トランジスタとを備え、
    前記フローティングゲート・トランジスタのソースは、コントロールプレートとして機能するように構成されていることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  9. 請求項８に記載のシングルポリ・２Ｔ・ＰＭＯＳメモリセルであって、
    前記フローティングゲート・トランジスタのソースは、横方向の延長部が前記フローティングゲートを覆う範囲は、コントロールプレートとして機能するように構成されていることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  10. 請求項９に記載のシングルポリ・２Ｔ・ＰＭＯＳメモリセルであって、
    前記横方向の延長部は、傾斜注入により形成されることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  11. シングルポリ・２Ｔ・ＰＭＯＳメモリセルであって、
    第１のｎウエルに別個のｐ＋拡散領域として形成されたソース及びドレインを有するＰＭＯＳ選択ゲート・トランジスタと、
    前記第１のｎウエルに別個のｐ＋拡散領域として形成されたドレイン及びソースを有しており、該ソースを形成するｐ＋拡散領域は、前記ＰＭＯＳ選択ゲート・トランジスタのドレインを形成するｐ＋拡散領域と同一であるＰＭＯＳフローティングゲート・トランジスタとを備え、
    前記フローティングゲート・トランジスタのソースは、コントロールプレートとして機能するように構成されていることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  12. 請求項１１に記載のシングルポリ・２Ｔ・ＰＭＯＳメモリセルであって、
    前記フローティングゲート・トランジスタのソースは、横方向の延長部が前記フローティングゲートを覆う範囲は、コントロールプレートとして機能するように構成されていることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  13. 請求項１２に記載のシングルポリ・２Ｔ・ＰＭＯＳメモリセルであって、
    前記横方向の延長部は、傾斜注入により形成されることを特徴とする２Ｔ・ＰＭＯＳメモリセル。
  14. プログラム方法であって、
    第１のｎウエルにフローティングゲート・トランジスタと、第２のｎウエルに設けられたコントロールプレートとを備えるシングルポリ・２Ｔ・ＰＭＯＳメモリセルを形成するステップと、
    前記フローティングゲート・トランジスタのドレインを接地させるステップと、
    前記フローティングゲート・トランジスタのソースの電圧を、５〜１５Ｖの範囲に上昇させるステップと、
    前記フローティングゲートにホットエレクトロンを注入すべく、前記コントロールプレートの電圧を５〜１５Ｖの範囲に上昇させるステップとを含むことを特徴とする方法。
  15. プログラム方法であって、
    フローティングゲート・トランジスタを有し、該フローティングゲート・トランジスタのソースが２Ｔ・ＰＭＯＳメモリセルのコントロールプレートとして機能するシングルポリ・２Ｔ・ＰＭＯＳメモリセルを形成するステップと、
    前記フローティングゲート・トランジスタのドレインを接地させるステップと、
    前記フローティングゲートにホットエレクトロンを注入すべく、前記フローティングゲート・トランジスタのソースの電圧を５〜１５Ｖの範囲に上昇させるステップとを含むことを特徴とする方法。

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