KR100269443B1

KR100269443B1 - 비휘발성 메모리 블로킹 구조

Info

Publication number: KR100269443B1
Application number: KR1019970707658A
Authority: KR
Inventors: 로버트 엘. 발터; 마크 이. 바우어; 케빈 더블유. 프레리; 스티븐 디. 푸더; 쉐리프 알. 쉐아
Original assignee: 피터 엔. 데트킨; 인텔 코오퍼레이션
Priority date: 1995-04-28
Filing date: 1996-04-25
Publication date: 2000-10-16
Also published as: EP0823117A1; AU5574096A; EP0823117B1; DE69615550T2; US5663923A; CN1130725C; WO1996034392A1; EP0823117A4; DE69615550D1; KR19990008133A; CN1183163A

Abstract

비휘발 메모리(31)는 글로벌 라인(65)과 제1블록(61)과 제2블록(62)을 포함하고 있다. 상기 제1블록은 복수의 제1로컬 라인(71); 및 상기 글로벌 라인과 상기 제1로컬 라인에 접속되어 있는 제1디코더(78)로서, 상기 제1디코더가 인에이블되면 주소에 따라 상기 제1로컬 라인중 하나의 로컬 라인에 상기 글로벌 라인을 선택적으로 접속하고, 상기 제1로컬 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 제1로컬 라인을 격리시키는 제1로컬 디코더를 포함하고 있다. 상기 제2블록은 복수의 제2로컬 라인; 및 상기 글로벌 라인과 제2로컬 라인에 접속되어 있는 제2로컬 디코더로서, 메모리 동작 동안에 상기 제1블록과 제2블록간의 간섭이 제거될 수 있도록, 제2로컬 디코더가 인에이블되면 주소에 따라 상기 제2로컬 라인중 하나의 로컬 라인에 상기 글로벌 라인을 선택적으로 접속하고, 상기 제2로컬 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 제2로컬 라인을 격리시키는 제2로컬 디코더를 포함하고 있다.

Description

비휘발성 메모리 블로킹 구조{NONVOLATILE MEMORY BLOCKING ARCHITECTURE}

한 종류의 종래의 소거가능하고 전기적으로 프로그래밍가능한 플래시 판독 전용 메모리("플래시 EPROM")는 행과 열로 구성되어 있다. 메모리 셀은 워드 라인과 비트 라인의 교차점에 배치되어 있다. 각각의 워드 라인은 하나의 행에서 복수의 메모리 셀의 게이트에 접속되어 있다. 각각의 비트 라인은 하나의 열에서 복수의 메모리 셀의 드레인에 접속되어 있다. 모든 메모리 셀의 소오스는 공통 소오스 라인에 접속되어 있다. 도 1에는 종래 플래시 EPROM의 상기한 어레이 구조가 도시되어 있다.

상기 플래시 EPROM은 사용자에 의해 프로그래밍될 수 있으며, 그리고 일단 프로그래밍되면 상기 플래시 EPROM은 소거될 때까지 데이타를 보존하게 된다. 프로그래밍될 때, 상기 플래시 EPROM은 바이트 단위로 또는 워드 단위로 프로그래밍된다. 일단 프로그래밍되면, 상기 플래시 EPROM의 전체 내용은 한가지의 비교적 고속 동작에서 전기적인 소거에 의해 소거될 수 있다. 높은 소거 전압이 상기 플래시 EPROM의 모든 셀의 소오스에 동시에 이용가능하다. 따라서, 전체적인 어레이 소거가 행해진다. 이때, 상기 플래시 EPROM은 새로운 데이타로 프로그래밍될 수 있다.

이 종래 플래시 EPROM의 한가지 단점은 어레이 소거의 특성이다. 어레이에 저장되어 있는 프로그램이 변동되어야 할 때, 적은 변동인데도 전체 어레이가 소거되어야 하고, 그리고 전체 프로그램이 상기 어레이에 재기록되어야 한다.

이 문제를 해결하기 위한 종래의 한가지 방법은 소거될 하나의 블록내의 모든 셀의 소오스에만 높은 소거 전압을 이용할 수 있도록 상기 어레이를 복수의 블록으로 재구성하는 것이다. 이 배열에 의해, 전체 메모리 어레이가 소거되지 않고 상기 메모리 어레이의 하나의 블록만이 소거된다.

이 종래 방법의 한가지 단점은 플래시 EPROM의 블록형 어레이 구조로부터 간섭이 생길수 있다는 점이다. 이 간섭에는 두 종류가 있다. 한 종류는 드레인 방해(drain disturbance)라고 한다. 드레인 방해는 하나의 열을 따라 존재하는 복수의 셀의 드레인이 블록 경계를 가로질러 상호 접속될 때 생긴다. 다른 종류의 간섭은 게이트 방해(gate disturbance)라고 한다. 게이트 방해는 하나의 행을 따라 존재하는 복수의 셀의 게이트가 블록 경계를 가로질러 상호 접속될 때 생긴다.

"게이트 방해"의 일예는 다음과 같다. 종래 플래시 EPROM은 비트 라인을 복수의 그룹으로 구성함으로써 "비트 라인 블록"으로 분리된다. 상기 플래시 EPROM의 프로그래밍 동안에, 고전압(Vpp)(일반적으로, 12볼트)이 선택된 워드 라인을 통해 선택된 블록의 선택된 셀의 제어 게이트에 인가된다. Vpp보다 낮은 프로그램 전압(Vp)(일반적으로, 7볼트)이 선택된 비트 라인을 통해 선택된 셀의 드레인에 인가된다. 상기 선택된 블록내의 모든 셀의 소오스는 동작 동안에 접지된다. 상기 선택된 블록과 선택되지 않은 블록내의 선택되지 않은 워드 라인을 따라 존재하는 선택되지 않은 셀의 게이트는 접지된다. 상기 선택된 블록과 선택되지 않은 블록내의 선택되지 않은 비트 라인을 따라 존재하는 선택되지 않은 셀의 드레인은 플로팅 상태로 남아 있거나 접지된다.

이 상황에서, 상기 선택된 워드 라인을 따라 존재하는 상기 선택되지 않은 셀은 자신의 플로팅 게이트에 접속되어 있는 높은 포지티브 전압(Vpp)(즉, 12볼트)을 가지게 된다. 따라서, 상기 선택된 워드 라인을 따라 존재하는 각각의 상기 선택되지 않은 셀을 가로질러 전계가 존재한다. 각각의 상기 선택되지 않은 셀을 가로질러 전계가 존재하면, 전자가 상기 플로팅 게이트측으로 이동할 수 있다. 이에따라, 이들 선택되지 않은 셀의 문턱 전압이 증가하여, 이 선택되지 않은 셀들은 저속으로 프로그래밍될 수 있다. 이를 저속 프로그래밍이라고 한다. 이와같이, 게이트 방해는 원하지 않는 저속 프로그래밍을 유발할 수 있다.

"드레인 방해"의 일예는 다음과 같다. 종래 플래시 EPROM은 워드 라인을 복수의 그룹으로 구성함으로써 "워드 라인 블록"으로 분리된다. 상기 플래시 EPROM의 프로그래밍 동안에, 12볼트의 고전압(Vpp)이 선택된 워드 라인을 통해 선택된 블록의 선택된 셀의 제어 게이트에 인가된다. 7볼트의 프로그램 전압(Vp)이 선택된 비트 라인을 통해 상기 선택된 셀의 드레인에 인가된다. 상기 선택된 블록과 선택되지 않은 블록내의 선택된 비트 라인을 따라 존재하는 선택되지 않은 셀의 드레인은 7볼트의 전압(Vp)에 접속되게 된다. 상기 선택되지 않은 셀의 게이트는 접지되게 된다. 따라서, 상기 선택된 비트 라인을 따라 존재하는 각각의 상기 선택되지 않은 셀을 가로질러 전계가 생성되어, 원하지 않게 전자가 상기 플로팅 게이트로부터 드레인측으로 이동할 수 있다. 이에따라, 각각의 상기 선택되지 않은 셀의 문턱 전압이 원하지 않는 전자의 이동에 의해 감소되어, 이 선택되지 않은 셀들은 저속으로 소거될 수 있다. 이를 저속 소거라고 한다. 이와같이, 드레인 방해는 원하지 않는 저속 소거를 유발할 수 있다.

"게이트 방해"와 "드레인 방해"는 특히 유해한데, 이는 플래시 EPROM의 선택된 블록의 프로그래밍 또는 소거가 반복됨에 따라, 이들의 효과가 축적되기 때문이다. 선택되지 않은 특정 셀에서의 전자의 원하지 않은 이동은 프로그래밍 동작 또는 소거 동작이 있을 때마다 발생된다.

게이트 방해 때문에, 선택되지 않은 셀의 문턱 전압은 계속적으로 증가되고, 상기 선택되지 않은 셀은 저속으로 프로그래밍된다. 드레인 방해 때문에, 선택되지 않은 셀의 문턱 전압은 계속적으로 감소되고, 상기 선택되지 않은 셀은 저속으로 소거된다. 상기 축적된 게이트 방해 또는 드레인 방해가 선택되지 않은 셀상에서 어느 정도에 도달하면, 상기 선택되지 않은 셀의 상태는 완전히 변경될 수 있다. 환언하면, 선택되지 않은 셀은 시간에 따라 무의식적으로 프로그래밍 또는 소거될 수 있다.

본 발명은 컴퓨터 메모리 분야에 관한 것이다. 특히, 본 발명은 블록, 및 이 블록용의 로컬 디코더를 포함하고 있는, 전기적으로 소거가능하고 프로그래밍가능한 비휘발성 메모리에 관한 것이다.

도 1은 종래 플래시 EPROM의 어레이 구조를 보인 도면.

도 2는 본 발명의 일실시예를 이용하고 있는 플래시 EPROM의 블록도.

도 3은 도 2의 플래시 EPROM의 한가지 어레이 구조를 나타낸 도면.

도 4는 도 2의 플래시 EPROM의 다른 어레이 구조를 나타낸 도면.

본 발명의 한가지 특징은 복수의 블록으로 구성되어 있고 그리고 블록 소거 구성을 포함하고 있는 비휘발성 메모리를 제공하는데 있다.

본 발명의 다른 특징은 복수의 블록으로 구성되어 있고 그리고 이들 블록간의 간섭을 제거하기 위한 로컬 디코더를 포함하고 있는 비휘발성 메모리를 제공하는데 있다.

본 발명의 또 다른 특징은 비휘발성 메모리를 상이한 기억 용량으로 재구성할 수 있도록 하는데 있다.

비휘발성 메모리는 하나의 글로벌 라인과 제1블록과 제2블록을 포함하고 있다. 상기 제1블록은 복수의 제1로컬 라인; 및 상기 글로벌 라인과 제1로컬 라인에 접속되어 있는 제1로컬 디코더로서, 이 제1로컬 디코더가 인에이블되면 주소에 따라 상기 제1로컬 라인중 하나의 로컬 라인에 상기 글로벌 라인을 선택적으로 접속하고, 상기 제1로컬 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 제1로컬 라인을 격리시키는 제1로컬 디코더를 포함하고 있다. 상기 제2블록은 복수의 제2로컬 라인; 및 상기 글로벌 라인과 제2로컬 라인에 접속되어 있는 제2로컬 디코더로서, 메모리 동작 동안에 상기 제1블록과 제2블록간의 간섭이 제거될 수 있도록, 제2로컬 디코더가 인에이블되면 주소에 따라 상기 제2로컬 라인중 하나의 로컬 라인에 상기 글로벌 라인을 선택적으로 접속하고, 상기 제2로컬 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 제2로컬 라인을 격리시키는 제2로컬 디코더를 포함하고 있다.

본 발명은 첨부 도면에 한정이 아닌 예로서 도시되어 있으며, 이때 동일한 참조 부호는 유사한 소자를 지시하고 있다.

도 2는 본 발명의 일실시예를 구현한 플래시 EPROM(30)의 회로의 블록도이다. 플래시 EPROM(30)은 메모리 어레이(31)를 포함하고 있고, 이 메모리 어레이는 주소에 데이타를 저장하는 플로팅 게이트 플래시 EPROM 셀로 구성되어 있다. 일실시예의 경우에, 메모리 어레이(31)는 16 Mbits("메가비트")의 데이타를 저장한다. 다른 실시예의 경우에, 메모리 어레이(31)는 16 Mbits 보다 작거나 클 수 있다.

또한, 플래시 EPROM(30)은 다른 종류의 비휘발성 메모리일 수 있다. 예컨대, 플래시 EPROM(30)은 단순히 EPROM("전기적으로 프로그래밍가능한 판독 전용 메모리")일 수 있다.

보다 상세히 설명되는 바와같이, 플래시 EPROM(30)은 복수의 블록으로 배열되어 있는 메모리 어레이를 포함하고 있고, 각각의 블록은 로컬 디코더를 가지고 있다. 하나의 블록의 로컬 디코더가 블록 선택 신호에 의해 인에이블되면, 상기 로컬 디코더는 상기 메모리 어레이의 모든 블록을 통해 뻗어 있는 복수의 글로벌 라인중 선택된 글로벌 라인에 접속하기 위해 상기 블록의 로컬 라인을 선택한다. 상기 로컬 디코더가 상기 블록 선택 신호에 의해 디스에이블되면, 상기 로컬 디코더는 상기 글로벌 라인으로부터 각각의 블록의 모든 로컬 라인을 격리시킨다. 이렇게 함으로써, 각각의 블록은 다른 블록으로부터 격리된다. 또한, 이에따라, 메모리 동작 동안에 상기 블록들간의 간섭이 제거된다. 또한, 플래시 EPROM(30)은 상기 메모리 어레이의 하나 이상의 블록에 결함이 있는 것으로 발견되면 부분적인 기억 용량으로 재구성될 수 있다. 또한, 블록 리던던시가 플래시 EPROM(30)에 이용될 수도 있다.

플래시 EPROM(30)은 어떤 종류의 컴퓨터 시스템 또는 데이타 처리 시스템에라도 사용될 수 있다. 플래시 EPROM(30)을 내부에 사용하고 있는 컴퓨터 시스템은 퍼스널 컴퓨터, 노트북, 랩탑, 개인용 정보 단말기/통신기기, 미니컴퓨터, 워크스테이션, 메인프레임, 멀티프로세서 컴퓨터, 또는 어떤 다른 종류의 컴퓨터 시스템일 수 있다. 또한, 플래시 EPROM(30)을 사용하고 있는 상기 시스템은 프린터 시스템, 셀룰라 폰 시스템, 디지탈 응답 시스템, 또는 어떤 다른 데이타 기억 시스템일 수도 있다.

일실시예의 경우에, 플래시 EPROM(30)은 MOS 회로를 사용하며, 그리고 플래시 EPROM(30)의 모든 회로는 단일 반도체 기판상에 설치되어 있다.

일실시예의 경우에, 메모리 어레이(31)의 각각의 메모리 셀은 한 번에 1비트의 데이타를 저장할 수 있다. 다른 실시예의 경우에는, 메모리 어레이(31)의 각각의 메모리 셀은 한 번에 복수 비트의 데이타를 저장할 수 있다.

메모리 어레이(31)는 복수의 블록(BLOCK0-BLOCKn)으로 분리되어 있다. 각각의 블록(BLOCK0-BLOCKn)은 로컬 디코더를 포함하고 있다. 예컨대, 블록(BLOCK0)은 로컬 디코더(32)를 포함하고 있고, 블록(BLOCK1)은 로컬 디코더(33)를 포함하고 있다. 블록(BLOCK1-BLOCKn)중 각각의 블록은 복수의 비트 라인과 로컬 워드 라인(도 2에 도시되어 있지 않음)을 포함하고 있다. 하나의 블록의 비트 라인은 이 특정 블록내에만 뻗어 있고, 하나의 블록의 로컬 워드 라인은 이 블록내에만 뻗어 있다. 예컨대, 비트 라인(43-43i)은 BLOCK0내에만 뻗어 있고, 비트 라인(45-45i)은 블록(BLOCKn)내에만 뻗어 있다. 메모리 셀은 상기 로컬 워드 라인과 비트 라인의 교차점에 배치되어 있다. 메모리 어레이(31)의 모든 비트 라인은 Y 게이팅 회로(42)를 통해 Y 디코더(39)에 접속되어 있다.

각각의 블록(BLOCK0-BLOCKn)내의 로컬 워드 라인은 각각의 블록의 로컬 디코더에 접속되어 있다. 또한, 메모리 어레이(31)는 글로벌 X 디코더(38)에 접속되어 있는 복수의 글로벌 워드 라인(48-48n)을 포함하고 있다. 글로벌 워드 라인(48-48n)은 각각의 로컬 디코더(32-32n)에 접속되어 있다. 글로벌 워드 라인(48-48n)은 모든 블록(BLOCK0-BLOCKn)을 통해 뻗어 있다. 하지만, 글로벌 워드 라인(48-48n)은 메모리 어레이(31)의 각각의 블록의 로컬 워드 라인에 물리적으로 접속되지 않고, 상기 블록의 각각의 로컬 디코더를 통해 각각의 블록의 로컬 워드 라인에 전기적으로 접속될 수 있다. 예컨대, 로컬 디코더(32)에 의해, 각각의 글로벌 워드 라인(48-48n)은 블록(BLOCK0)의 로컬 워드 라인중 하나의 로컬 워드 라인에 접속될 수 있다. 일실시예의 경우에, 메모리 어레이(31)의 각각의 블록의 로컬 워드 라인은, 각각의 글로벌 워드 라인이 하나의 블록내의 여러 로컬 워드 라인에 대응되도록, 각각의 로컬 디코더를 통해 상기 글로벌 워드 라인에 접속되어 있다. 환언하면, 하나의 블록의 로컬 디코더는 자신이 수신한 모든 주소 정보에 대해 상기 글로벌 워드 라인중 하나의 글로벌 워드 라인에 대해 복수의 로컬 워드 라인으로부터 하나의 로컬 워드 라인을 선택한다. 선택된 로컬 워드 라인이 실제로 선택된 라인인지의 여부는 대응 글로벌 워드 라인이 선택된 글로벌 워드 라인인지의 여부에 따라 좌우된다. 다른 실시예의 경우에, 하나의 블록내의 로컬 워드 라인은 글로벌 워드 라인(48-48n)과 일대일 대응을 가지고 있다. 도 2에는 메모리 어레이(31)의 각각의 블록내의 로컬 워드 라인이 도시되어 있지 않다. 도 3 및 도 4에는 로컬 디코더와 로컬 워드 라인을 포함하고 있는 메모리 어레이(31)의 각각의 블록의 어레이 구조가 도시되어 있으며, 이에 대해서 보다 상세히 후술한다.

또한, 어레이(31)는 각각의 블록(BLOCK0-BLOCKn)이 복수의 워드 라인과 로컬 비트 라인을 포함하도록 배열될 수 있다. 하나의 블록의 워드 라인은 상기 특정 블록내에만 뻗어 있고, 하나의 블록의 상기 로컬 비트 라인은 상기 블록내에만 뻗어 있다. 이때, 모든 블록의 워드 라인은 X 디코더(38)에 접속되어 있다. 하나의 블록내의 로컬 비트 라인은 이 블록의 로컬 디코더에 접속되어 있다. 이 경우에, 글로벌 워드 라인을 가지는 대신에, 메모리 어레이(31)의 모든 로컬 디코더에 접속하기 위해, 복수의 글로벌 비트 라인이 제공되어 있다. 상기 글로벌 비트 라인은 또한 Y 게이팅 회로(42)를 통해 Y 디코더(39)에 접속되어 있다. 또한, 상기 글로벌 비트 라인은 BLOCK0-BLOCKn중 모든 블록을 통해 뻗어 있다. 이 실시예의 경우에, Y 디코더(39)는 글로벌 Y 디코더이고, X 디코더(38)는 대응하는 로컬 디코더를 가지고 있지 않다.

도 2를 다시 참조하면, X 디코더(38)는 메모리 어레이(31)의 행 디코더이며, 글로벌 워드 라인(48-48n)중 하나의 글로벌 워드 라인을 선택하기 위해 주소 버스(43)로부터 행 주소의 일부분을 수신한다. 하지만, X 디코더(38)는 메모리 어레이(31)의 각각의 블록내의 어떠한 로컬 워드 라인도 선택하지 않는다.

각각의 로컬 디코더(32-32n)는 각각의 로컬 디코더를 통해 글로벌 워드 라인에 대응되는 복수의 로컬 워드 라인으로부터 하나의 로컬 워드 라인을 선택하기 위한 상기 행 주소의 나머지 부분을 수신하기 위해 버스(43)에 접속되어 있다. 일실시예의 경우에, 버스(43)는 (1) 행 주소의 복수의 최하위 비트를 각각의 로컬 디코더(32-32n)에 인가하고, (2)상기 행 주소의 나머지 최상위 비트를 X 디코더(38)에 인가한다. 또한, X 디코더(38)는 행 주소의 복수의 최하위 비트를 수신하고, 버스(43)는 상기 행 주소의 나머지 최상위 비트를 각각의 로컬 디코더(32-32n)에 인가한다. 또한, 각각의 로컬 디코더(32-32n)는 블록 디코더(37)로부터 블록 선택 신호를 수신한다. 예컨대, 로컬 디코더(32)는 블록 선택 신호(BS0)를 수신하고, 로컬 디코더(32n)는 블록 선택 신호(BSn)를 수신한다. 로컬 디코더의 블록 선택 신호가 공급되면, 각각의 로컬 디코더는 버스(43)를 통해 인가된 주소 정보에 대해 동작할 수 있다. 로컬 디코더의 블록 선택 신호가 공급되지 않으면, 각각의 로컬 디코더는 디스에이블된다. 그러므로, 메모리 동작 동안에, 하나의 블록의 로컬 워드 라인은 상기 글로벌 워드 라인으로부터 그리고 다른 블록의 로컬 워드 라인으로부터 격리될 수 있다.

또한, 각각의 로컬 디코더(32-32n)는 버스(43)에 접속되어 있지 않다. 대신에, 각각의 로컬 디코더(32-32n)는 글로벌 워드 라인(48-48n)으로부터 주소 정보 또는 선택 데이타를 수신한다. 이 경우에, 글로벌 X 디코더(38)는 글로벌 워드 라인(48-48n)중 둘 이상의 글로벌 워드 라인에 선택 데이타를 발생하기 위해 X 주소를 디코딩한다. 또한, 각각의 블록용의 로컬 디코더는 상기 선택 데이타에 따라 복수의 2-4 디코더, 3-8 디코더, 또는 4-16 디코더에 의해 형성된다. 각각의 로컬 디코더(32-32n)에 사용된 디코더의 종류에 따라, 상기 선택 데이타는 글로벌 워드 라인(48-48n)중 2개, 3개, 또는 4개의 글로벌 워드 라인에 인가된다. 예컨대, 각각의 로컬 디코더(32-32n)가 복수의 2-4 디코더를 포함하고 있으면, 상기 선택 데이타는 글로벌 워드 라인(48-48n)중 2개의 글로벌 워드 라인에 인가된다. 각각의 로컬 디코더(32-32n)가 복수의 2-4 디코더를 포함하고 있으면, 상기 선택 데이타는 글로벌 워드 라인(48-48n)중 3개의 글로벌 워드 라인에 인가된다. 인에이블된 로컬 디코더가 상기 선택 데이타를 수신하면, 그 로컬 디코더는 상기 선택 데이타를 디코딩하고 대응 블록의 로컬 워드 라인중 하나의 로컬 워드 라인을 선택한다.

블록 디코더(37)는 또한, 블록 선택 라인(49-49n)을 통해 소거 스위치(36)에 접속되어 있다. 블록 선택 라인(49-49n)은 각각의 블록 선택 신호(BS0-BSn)를 대응하는 로컬 디코더에 인가한다.

블록 디코더(37)는 인가된 모든 블록 주소에 대한 선택 블록을 선택한다. 블록 디코더(37)는 상기 선택된 블록의 로컬 디코더를 인에이블시킴으로써 상기 선택된 블록을 선택한다. 블록 디코더(37)는 블록 선택 신호(BS0-BSn)중 적절한 하나의 블록 선택 신호를 공급함으로써 상기 선택된 블록을 선택한다. 블록 디코더(37)는 또한 상기 블록 주소를 수신하기 위해 버스(43)에 접속되어 있다. 일실시예의 경우에, 플래시 EPROM(30)의 블록 주소는 Y 디코더(39)에서 수신된 열 주소의 일부이다.

소거 스위치(36)는 복수의 스위치(도 2에는 도시되어 있지 않음)를 포함하고 있으며, 이들 각각의 스위치는 블록(BLOCK0-BLOCKn)중 하나의 블록의 공통 소오스에 각각 접속되어 있다. 각각의 소거 스위치(33)는, 선택 라인(49-49s)중 하나의 선택 라인으로부터의 블록 선택 신호에 따라 그리고 메모리 동작(즉, 판독 동작, 프로그래밍 동작, 소거 동작)에 따라, Vss(즉, 접지) 전압 또는 Vpp(즉, 소거) 전압을 해당 블록의 공통 소오스 라인(46-46n)중 하나의 소오스 라인에 선택적으로 접속한다. 이는 소거 스위치(36)가 블록 선택 신호(BS0-BSn)에 관계없이 플래시 EPROM(30)의 판독 동작과 프로그래밍 동작 동안에 상기 Vss 전압을 모든 공통 소오스 라인(46-46n)에 인가하게 됨을 의미한다. 플래시 EPROM(30)에 대해 소거 동작이 행해지는 경우에(ERASURE 신호에 의해 지시되어 있음), 블록 엔코더(37)는 선택 블록 신호를 공급하며, 이 선택 블록 신호에 의해, 소거 스위치(36)중 대응 스위치는 상기 Vpp 전압을 상기 선택 블록에 인가할 수 있고, 소거 스위치(36)중 다른 스위치들은 상기 Vss전압을 자신들의 블록에 인가할 수 있다.

글로벌 워드 라인(48-48n)을 각각의 블록(BLOCK0-BLOCKn)의 로컬 워드 라인으로부터 분리시킴으로써, 글로벌 워드 라인(48-48n)은 메모리 어레이(31)의 각각의 블록으로부터 분리되고, 그리고 메모리 어레이(31)의 하나의 블록이 메모리 동작(예컨대, 프로그래밍 동작)을 위해 선택되면 메모리 어레이(31)의 다른 블록을 방해하지 않는다. 환언하면, 메모리 어레이(31)의 선택되지 않은 블록의 메모리 셀은 선택된 블록에 대해 프로그래밍 동작이 행해질 때 어떠한 게이트 방해도 받지 않는다. 또한, 선택된 블록의 선택 셀들에 대해 프로그래밍 동작이 행해질 때, 소거 스위치(36)는 선택되지 않은 블록의 셀의 소오스에 어떠한 방해 금지 전위도 인가하지 않으며, 따라서 플래시 EPROM(30)에는 그러한 전압이 필요하지 않게 된다.

또한, 메모리 어레이(31)의 각각의 블록은 로컬 디코더와 각각의 블록의 로컬 워드 라인에 의해 서로 분리되어 있기 때문에, 블록(BLOCK-BLOCKn)중 일부는 인접 블록의 메모리 동작에 영향을 미치지 않고 영구적으로 디스에이블될 수 있다. 일반적으로, 이는 블록(BLOCK-BLOCKn)중 하나 이상의 블록에서 결함이 발견될 때에 유용하다. 이 경우에, 메모리 어레이(31)는 결함 블록없이(즉 부분 기억 용량을 가지고) 기능할 수 있도록 구성될 수 있다. 이에따라, 메모리 어레이(31)는 메모리 어레이(31)가 결함 블록을 포함하고 있으면 감소된 개수의 블록을 가지고 여전히 기능할 수 있다. 또한, 블록(BLOCK0-BLOCKn)은 메모리 어레이(31)의 결함 블록을 대체하기 위한 복수의 리던던트 블록을 포함하고 있다. 이는 플래시 EPROM(30)이 블록 리던던시를 가지고 있을 수 있음을 의미한다. 블록 리던던시 기술은 오웬 더블유. 정로쓰(Owen W. Jungroth)와 마크 디. 윈스톤(Mark D. Winston) 공동 명의의 출원으로서, 발명의 명칭이 "비휘발성 메모리 블로킹 구조 및 리던던시" 이고 함께 계류중인 출원 제08/430,344호에 설명되어 있으며, 이 출원은 본 출원과 동일자로 출원되어, 본 출원과 동일한 양수인에게 양도되었다.

도 3을 참조하면, 본 발명의 일실시예에 따른 메모리 어레이(31)의 어레이 구조가 도시되어 있다. 도 3에는 예시를 위해 두 블록(61,62)만이 도시되어 있다. 블록(61,62)은 도 2의 BLOCK-BLOCKn중 어느 두 인접 블록일 수 있다. 도 3으로부터 알 수 있는 바와같이, 각각의 블록(61,62)은 로컬 디코더(63,64)중 하나의 디코더를 포함하고 있다. 또한, 도 3에는 예시를 위해 블록(61,62)을 통해 뻗어 있는 두 글로벌 워드 라인(65,66)만이 도시되어 있다. 실제적으로, 많은 블록을 통해 뻗어 있는 보다 많은 글로벌 워드 라인이 포함되어 있다. 글로벌 워드 라인(65,66)은 도 2의 글로벌 워드 라인(48-48n)의 어느 두 인접 글로벌 워드 라인일 수 있다.

블록(61)은 비트 라인(70-70m)을 포함하고 있고, 블록(62)은 비트 라인(80,80m)을 포함하고 있다. 또한, 각각의 블록(61,62)은 각각의 로컬 디코더를 통해 글로벌 워드 라인에 접속되어 있는 복수의 로컬 워드 라인를 포함하고 있다. 예컨대, 블록(61)에서 로컬 워드 라인(71-71n)은 로컬 디코더(63)를 통해 글로벌 워드 라인(65)에 접속되어 있고, 로컬 워드 라인(72-72n)은 로컬 디코더(63)를 통해 글로벌 워드 라인(66)에 접속되어 있다. 이와 유사하게, 블록(62)에서, 로컬 워드 라인(81-81n)은 로컬 디코더(64)를 통해 글로벌 원드 라인(65)에 접속되어 있고, 로컬 워드 라인(82-82n)은 로컬 디코더(64)를 통해 글로벌 워드 라인(66)에 접속되어 있다. 환언하면, 로컬 워드 라인(71-71n)은 글로벌 워드 라인(65)에 대응되고, 로컬 워드 라인(72-72n)은 글로벌 워드 라인(66)에 대응된다.

블록(61)은 공통 소오스 라인(73)을 포함하고 있고, 블록(62)은 공통 소오스 라인(83)을 포함하고 있다. 각각의 공통 소오스 라인(73,83)은 소거 스위치(36)중 하나의 소거 스위치에 접속되어 있다(도 2). 또한, 각각의 블록(61,62)은 이 블록의 비트 라인과 로컬 워드 라인의 교차점에 배열되어 있는 복수의 플래시 EPROM 셀을 포함하고 있다. 도 3에는 블록(61)의 셀(74a-75d), 및 블록(62)의 셀(84a-85d)이 도시되어 있다. 하나의 블록내의 각각의 셀은 하나의 비트 라인에 접속된 드레인, 하나의 로컬 워드 라인에 접속된 제어 게이트, 및 상기 블록의 공통 소오스 라인에 접속된 소오스를 가지고 있다. 예컨대, 셀(74a)은 비트 라인(70)에 접속된 드레인, 로컬 워드 라인(71)에 접속된 제어 게이트, 및 소오스 라인(73)에 접속된 소오스를 가지고 있다. 각각의 블록(61,62)의 셀중 어느 셀도 글로벌 워드 라인(65,66)에 물리적으로 접속되어 있지 않음에 주의하자. 이때, 비트 라인(70-70m,80-80m)은 Y 게이팅 회로(42)에 접속되어 있다(도 2).

로컬 디코더(63)는 주소 디코더(78)와 복수의 AND 게이트를 포함하고 있다. 도 3에는 로컬 디코더(63)의 AND 게이트(76-76n,77-77n)가 도시되어 있다. 각각의 AND 게이트(76-76n)는 글로벌 워드 라인(65)을 로컬 워드 라인(71-71n)중 하나의 로컬 워드 라인에 접속한다. 각각의 AND 게이트(77-77n)는 글로벌 워드 라인(66)을 로컬 워드 라인(72-72n)중 하나의 로컬 워드 라인에 접속한다. 또한, 각각의 AND 게이트(76-76n,77-77n)는 복수의 선택 라인(79-79n)중 하나의 선택 라인을 통해 디코더(78)에 접속되어 있다. 예컨대, 선택 라인(79)은 AND 게이트(76n,77n)에 접속되어 있고, 선택 라인(79n)은 AND 게이트(76,77)에 접속되어 있다. 각각의 AND 게이트(76-76n,77-77n)는 각각의 글로벌 워드 라인을 각각의 로컬 워드 라인에 접속하기 위해 선택 라인(79-79n)중 하나의 선택 라인에 의해 인에이블된다. 예컨대, 디코더(78)가 라인(79)을 선택하기 위해 버스(43)로부터의 주소 정보를 디코딩하면, 두 AND 게이트(76n,77n)는 글로벌 워드 라인(65,66)중 각각의 글로벌 워드 라인을 로컬 워드 라인(71n,72n)중 각각의 로컬 워드 라인에 접속하기 위해 인에이블된다. 이때, 글로벌 워드 라인(65)이 선택된 라인이면 로컬 워드 라인(71n)이 선택되고, 글로벌 워드 라인(66)이 선택된 라인이면 로컬 워드 라인(72n)이 선택된다.

이와 유사하게, 로컬 디코더(64)는 주소 디코더(88)와 복수의 AND 게이트를 포함하고 있다. 도 3에는 로컬 디코더(64)의 AND 게이트(86-86n,87-87n)가 도시되어 있다. 각각의 AND 게이트(86-86n)는 글로벌 워드 라인(65)을 로컬 워드 라인(81-81n)중 하나의 로컬 워드 라인에 접속한다. 각각의 AND 게이트(87-87n)는 글로벌 워드 라인(66)을 로컬 워드 라인(82-82n)중 하나의 로컬 워드 라인에 접속한다. 또한, 각각의 AND 게이트(86-86n,87-87n)는 복수의 선택 라인(89-89n)중 하나의 선택 라인을 통해 디코더(88)에 접속되어 있다. 예컨대, 선택 라인(89)은 AND 게이트(86n,87n)에 접속되어 있고, 선택 라인(89n)은 AND 게이트(86,87)에 접속되어 있다. 각각의 AND 게이트(86-86n,87-87n)는 각각의 글로벌 워드 라인을 각각의 로컬 워드 라인에 접속하기 위해 선택 라인(89-89n)중 하나의 선택 라인에 의해 인에이블된다. 예컨대, 디코더(88)가 라인(89)을 선택하기 위해 버스(43)로부터의 주소 정보를 디코딩하면, 두 AND 게이트(86n,87n)는 각각의 글로벌 워드 라인(65,66)을 각각의 로컬 워드 라인(81n,82n)에 접속하기 위해 인에이블된다. 이와같이 되면, 글로벌 워드 라인(65)이 선택된 라인이면 로컬 워드 라인(81n)이 선택되고, 글로벌 워드 라인(66)이 선택된 라인이면 로컬 워드 라인(82n)이 선택된다.

로컬 디코더(63)의 주소 디코더(78)는 블록 선택 BSi 신호를 수신하고, 로컬 디코더(64)의 주소 디코더(88)는 블록 선택 BSi+1 신호를 수신한다. 상기 블록 선택 신호(BSi,BSi+1)는 도 2의 블록 디코더(37)로부터의 블록 선택 신호(BS0-BSn)중 어느 두 블록 선택 신호이다. BSi 신호가 공급되면, 디코더(78)는 선택 라인(79-79n)중 하나의 선택 라인을 선택하기 위해 버스(43)로부터의 주소 정보를 디코딩하도록 인에이블된다. 상기 블록 선택 BSi+1 신호가 공급되면, 주소 디코더(88)는 선택 라인(89-89n)중 하나의 선택 라인을 선택하기 위해 버스(43)로부터의 주소 정보를 디코딩하도록 인에이블된다.

일실시예에서, 각각의 로컬 워드 라인(71-71n,72-72n,81-81n,82-82n)은 하나의 행을 따라 각각의 플래시 EPROM 셀의 제어 게이트를 또한 형성하고 있는 연속적인 폴리실리콘 스트립에 의해 형성되어 있다. 예컨대, 로컬 워드 라인(71)은 각각의 플래시 EPROM 셀(74a-75a)의 제어 게이트를 또한 형성하고 있는 폴리실리콘 스트립에 의해 형성된다. 마찬가지로, 블록(62)의 로컬 워드 라인(81)은 각각의 플래시 EPROM 셀(84a-85a)의 제어 게이트를 또한 형성하고 있는 폴리실리콘 스트립에 의해 형성되어 있다. 각각의 글로벌 워드 라인(65,66)은 메모리 어레이(31)의 각각의 비트 라인을 형성하고 있는 제1금속층상에 있는 제2금속층에 의해 형성되어 있다. 하나의 블록내의 제1금속층은 이 블록내의 로컬 워드 라인을 형성하고 있는 폴리실리콘 스트립상에 있다.

도 3에는 로컬 디코더(63,64)에 대한 본 발명의 일실시예만이 도시되어 있음을 주의하자. 다른 실시예가 또한 메모리 어레이(31)에 이용될 수도 있다. 도 4에는 메모리 어레이(31)의 다른 실시예가 도시되어 있다. 도 4로부터 알 수 있는 바와같이, 메모리 어레이(31)의 어레이 구조는 NOR 게이트(97-97n,98-98n,106-106n,107-107n)가 로컬 디코더(93,94)에 이용된다는 점을 제외하고는 도 3에 도시된 구조와 동일하다. 또한, 인버터가 글로벌 워드 라인(95,96)에 접속되어 있다. 또한, 각각의 로컬 디코더(93,94)내의 주소 디코더가 복수의 인버터를 통해 선택 라인에 접속되어 있다. 예컨대, 주소 디코더(18)는 인버터(94-94n)를 통해 선택 라인(99-99n)에 접속되어 있다. 도 4에 도시된 메모리 어레이(31)의 전체 기능은 도 3에 도시된 메모리 어레이의 기능과 실질적으로 동일성을 유지하고 있으며, 따라서 이하에서 상세히 설명되지 않는다.

이제, 도 2 내지 도4를 참조하여 플래시 EPROM(30)의 동작에 대해 설명한다. 일실시예의 경우에, 판독 동작 동안에 플래시 EPROM(30)의 로컬 디코더(32-32n)는 인에이블되고, Y 디코더(39)는 인가된 열 주소에 따라 비트 라인의 1바이트 또는 1워드를 선택한다. 또한, 글로벌 X 디코더(38)는 글로벌 워드 라인(48-48n)중 하나의 글로벌 워드 라인을 선택한다. 또한, 각각의 로컬 디코더(32-32n)는 선택된 글로벌 워드 라인에 접속하기 위해 하나의 로컬 워드 라인을 선택한다. 이와같이 하면, 선택된 비트 라인과 선택된 로컬 워드 라인의 교차점에 있는 메모리 셀만이 판독된다. 이 동작은 Y 게이팅 회로(42)에 의해 제어된다. 또한, 소거 스위치(36)는 메모리 어레이(31)의 모든 메모리 어레이 셀의 소오스에 상기 Vss전압을 접속한다.

다른 실시예의 경우에, 플래시 EPROM(30)은, 장치 전력 공급시에 결함이 발견된 블록의 로컬 디코더를 디스에이블시키기 위해, 로컬 디코더(37)를 구성하고 있는 구성 셀을 포함하고 있다.

프로그래밍 동작 동에, 블록 디코더(37)는 열 주소에 따라 블록 선택 신호(BS0-BSn)중 하나의 블록 선택 신호를 공급한다. 이에 따라, 로컬 디코더(32-32n)중 하나의 로컬 디코더는 버스(43)로부터의 부분적 행 주소 정보를 디코딩할 수 있으며, 로컬 디코더(32-32n)중 다른 디코더는 디스에이블된다. X 디코더(38)는 글로벌 워드 라인(48-48n)중 선택된 글로벌 워드 라인을 선택하고 상기 선택된 글로벌 워드 라인에 프로그래밍 Vpp 전압을 인가한다. Y 디코더(39)는 상기 선택된 블록내의 비트 라인의 바이트 또는 워드를 선택한다. 도 3으로부터 알 수 있는 바와같이, 로컬 디코더(64)가 디스에이블되면, 글로벌 워드 라인(65,66)중 하나의 글로벌 워드 라인이 선택된 워드 라인이더라도, 로컬 워드 라인(81-81n,82-82n)중 어느 로컬 워드 라인도 글로벌 워드 라인(65,66)에 접속될 수 없다. 이에따라, 프로그래밍 동작 동안에 블록들간의 간섭이 제거된다. 예컨대, 프로그래밍 동작 동안에 로컬 디코더(63)에 의해 로컬 워드 라인(71)이 선택된 글로벌 워드 라인(65)에 접속될 수 있으면, 글로벌 워드 라인(65)을 따라 존재하는 높은 프로그래밍 Vpp 전압이 비선택 메모리 셀(84a-85a)을 방해하기 위해, 블록(62)의 선택되지 않은 메모리 셀(84a-85a)에 접속되지 않는다. 환언하면, 선택 블록에 대해 프로그래밍 동작이 행해질 때, 메모리 어레이(31)의 선택되지 않은 블록의 셀은 어떠한 게이트도 받지 않는다.

또한, 글로벌 워드 라인(48-48n)은 메모리 어레이(31)의 각각의 블록내의 메모리 셀에 물리적으로 접속되어 있지 않고 그리고 각각의 블록의 로컬 워드 라인상에 있는 복수의 층이기 때문에, 각각의 글로벌 워드 라인(48-48n)은 하나의 블록내의 대응 로컬 워드 라인에 결함이 발견될 때 영향을 받지 않는다. 예컨대, 블록(61)의 로컬 워드 라인(71)에 결함이 발견되면, 글로벌 워드 라인(65)은 영향을 받는다. 이는 로컬 디코더(63)가 블록(61)의 로컬 워드 라인(71-71n)을 글로벌 워드 라인(65)으로부터 분리시키기 때문이다. 이에따라, 또한 블록(62)의 각각의 로컬 워드 라인(81-81n)은 로컬 워드 라인(71)을 따라 존재하는 결함에 의해 전혀 영향받지 않을 수 있다. 소거 스위치(36)(도 2)는 프로그래밍 동작 동안에 Vss 전압을 모든 소오스 라인(46-46n)에 접속한다.

소거 동작 동안에, 블록 디코더(37)는 상기 Vpp 전압을 상기 선택된 블록의 공통 소오스 라인에 인가하고 상기 Vss 전압을 선택되지 않은 다른 블록의 공통 소오스 라인에 인가함으로써, 어레이(31)의 상기 선택된 블록을 선택한다. 예컨대, 블록(BLOCK1)이 상기 선택된 블록이면, 블록 디코더(37)는 소거 스위치(36)가 공통 소오스 라인(47)에 상기 Vpp 전압을 인가할 수 있도록 상기 BS1 신호를 공급하고, 상기 Vss 전압을 공통 소오스 라인(47)을 제외한 공통 소오스 라인(46-46n)에 인가하기 위해 상기 BS0-BSn 신호중 나머지 블록 선택 신호를 공급 해제한다.

이상의 명세서에서는, 특정 실시예를 참조하여 본 발명에 대해 설명하였다. 하지만, 본 발명의 보다 넓은 취지 및 범위로부터 이탈하지 않고 각종 수정예 및 변형예가 행해질 수 있음은 명백하다. 따라서, 명세서와 도면은 제한적인 의미라기보다는 예시적인 것으로 간주되어야 한다.

Claims

(A) 하나의 글로벌 라인;

(B) 제1블록으로서,

(ⅰ) 복수의 제1로컬 라인;

(ⅱ) 상기 글로벌 라인과 제1로컬 라인에 접속되어 있는 제1로컬 디코더로서, 상기 제1로컬 디코더가 인에이블되면 주소에 따라 상기 글로벌 라인을 상기 제1로컬 라인중 하나의 제1로컬 라인에 선택적으로 접속하고, 상기 제1로컬 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 제1로컬 라인을 격리시키는 제1로컬 디코더;

(ⅲ) 상기 제1로컬 라인에 접속되어 있는 제1복수의 비휘발성 메모리 셀로서, 소거가능하고 프로그래밍가능한 제1복수의 비휘발성 메모리 셀을 구비하고 있는 제1블록;

(C) 제2블록으로서,

(ⅰ) 복수의 제2로컬 라인;

(ⅱ) 상기 제2로컬 라인에 접속되어 있는 제2복수의 비휘발성 메모리 셀로서, 소거가능하고 프로그래밍가능한 제2복수의 비휘발성 메모리 셀;

(ⅲ) 상기 글로벌 라인과 제2로컬 라인에 접속되어 있는 제2로컬 디코더로서, 상기 제2복수의 비휘발성 메모리 셀에 방해 금지 전위를 접속하지 않고 메모리 동작 동안에 상기 제1블록과 제2블록간의 간섭이 제거될 수 있도록, 상기 제2로컬 디코더가 인에이블되면 주소에 따라 상기 글로벌 라인을 상기 제2로컬 라인중 하나의 제2로컬 라인에 선택적으로 접속하고, 상기 제2로컬 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 제2로컬 라인을 격리시키는 제2로컬 디코더를 구비하고 있는 제2블록을 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 글로벌 라인은 글로벌 워드 라인이고, 상기 제1 및 제2로컬 라인은 제1 및 제2로컬 워드 라인인 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 글로벌 라인은 글로벌 비트 라인이고, 상기 제1 및 제2로컬 라인은 제1 및 제2로컬 비트 라인인 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 제1 및 제2로컬 디코더에 접속되어, 블록 선택 신호를 상기 제1 및 제2로컬 디코더중 각각의 로컬 디코더에 발생해 줌으로써 상기 제1 및 제2블록중 하나의 블록을 선택적으로 인에이블시키는 블록 디코더를 더 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 각각의 상기 제1 및 제2복수의 비휘발성 메모리 셀은 한 번에 복수의 데이타 비트를 저장하는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 제1 및 제2복수의 비휘발성 메모리 셀은 전기적으로 프로그래밍가능하고 전기적으로 소거가능한 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 비휘발성 메모리는 데이타 처리 시스템용인 것을 특징으로 하는 비휘발성 메모리.
(A) 하나의 글로벌 워드 라인;

(B) 제1블록으로서,

(ⅰ) 복수의 제1로컬 워드 라인;

(ⅱ) 상기 글로벌 워드 라인과 제1로컬 워드 라인에 접속되어 있는 제1로컬 디코더로서, 상기 제1로컬 디코더가 인에이블되면 주소에 따라 상기 글로벌 워드 라인을 상기 제1로컬 워드 라인중 하나의 제1로컬 워드 라인에 선택적으로 접속하고, 상기 제1로컬 디코더가 디스에이블되면 상기 글로벌 워드 라인으로부터 상기 제1로컬 워드 라인을 격리시키는 제1로컬 디코더;

(ⅲ) 상기 제1로컬 워드 라인에 접속되어 있는 제1복수의 비휘발성 메모리 셀로서, 소거가능하고 프로그래밍가능한 제1복수의 비휘발성 메모리 셀을 구비하고 있는 제1블록;

(C) 제2블록으로서,

(ⅰ) 복수의 제2로컬 워드 라인;

(ⅱ) 상기 제2로컬 워드 라인에 접속되어 있는 제2복수의 비휘발성 메모리 셀로서, 소거가능하고 프로그래밍가능한 제2복수의 비휘발성 메모리 셀;

(ⅲ) 상기 글로벌 워드 라인과 제2로컬 워드 라인에 접속되어 있는 제2로컬 디코더로서, 상기 제2복수의 비휘발성 메모리 셀에 방해 금지 전위를 접속하지 않고 메모리 동작 동안에 상기 제1블록과 제2블록간의 간섭이 제거될 수 있도록, 상기 제2로컬 디코더가 인에이블되면 주소에 따라 상기 글로벌 워드 라인을 상기 제2로컬 워드 라인중 하나의 제2로컬 워드 라인에 선택적으로 접속하고, 상기 제2로컬 디코더가 디스에이블되면 상기 글로벌 워드 라인으로부터 상기 제2로컬 워드 라인을 격리시키는 제2로컬 디코더를 구비하고 있는 제2블록을 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
(A) 하나의 글로벌 비트 라인;

(B) 제1블록으로서,

(ⅰ) 복수의 제1로컬 비트 라인;

(ⅱ) 상기 글로벌 비트 라인과 제1로컬 비트 라인에 접속되어 있는 제1로컬 디코더로서, 상기 제1로컬 디코더가 인에이블되면 주소에 따라 상기 글로벌 비트 라인을 상기 제1로컬 비트 라인중 하나의 제1로컬 비트 라인에 선택적으로 접속하고, 상기 제1로컬 디코더가 디스에이블되면 상기 글로벌 비트 라인으로부터 상기 제1로컬 비트 라인을 격리시키는 제1로컬 디코더;

(ⅲ) 상기 제1로컬 비트 라인에 접속되어 있는 제1복수의 비휘발성 메모리 셀로서, 소거가능하고 프로그래밍가능한 제1복수의 비휘발성 메모리 셀을 구비하고 있는 제1블록;

(C) 제2블록으로서,

(ⅰ) 복수의 제2로컬 비트 라인;

(ⅱ) 상기 제2로컬 비트 라인에 접속되어 있는 제2복수의 비휘발성 메모리 셀로서, 소거가능하고 프로그래밍가능한 제1복수의 비휘발성 메모리 셀;

(ⅲ) 상기 글로벌 비트 라인과 제2로컬 비트 라인에 접속되어 있는 제2로컬 디코더로서, 상기 제2복수의 비휘발성 메모리 셀에 방해 금지 전위를 접속하지 않고 메모리 동작 동안에 상기 제1블록과 제2블록간의 간섭이 제거될 수 있도록, 상기 제2로컬 디코더가 인에이블되면 주소에 따라 상기 글로벌 비트 라인을 상기 제2로컬 비트 라인중 하나의 제2로컬 비트 라인에 선택적으로 접속하고, 상기 제2로컬 디코더가 디스에이블되면 상기 글로벌 비트 라인으로부터 상기 제2로컬 비트 라인을 격리시키는 제2로컬 디코더를 구비하고 있는 제2블록을 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
(A) 하나의 글로벌 디코더;

(B) 상기 글로벌 디코더에 접속되어 있는 복수의 글로벌 라인으로서, 상기 글로벌 디코더가 주소의 제1부분에 따라 상기 복수의 글로벌 라인중 적어도 하나의 글로벌 라인에 선택 데이타를 인가하는 복수의 글로벌 라인;

(C) 복수의 블록으로서,

(ⅰ) 복수의 로컬 라인;

(ⅱ) 복수의 로컬 라인에 접속되어 있는 복수의 비휘발성 메모리 셀로서, 전기적으로 소거가능하고 프로그래밍가능한 복수의 비휘발성 메모리 셀;

(ⅲ) 글로벌 라인 및 로컬 라인에 접속되어 있는 로컬 디코더로서, 상기 블록중 하나의 블록내의 로컬 라인중 선택된 로컬 라인에 접속되어 있는 비휘발성 메모리 셀중 하나의 비휘발성 메모리 셀에 대한 메모리 동작이 다른 블록내의 격리된 로컬 라인에 접속되어 있는 비휘발성 메모리 셀에 저장되어 있는 데이타에 영향을 미치지 않도록, 인에이블되면 상기 로컬 라인중 하나의 로컬 라인을 선택하기 위해 선택 데이타를 디코딩하고, 디스에이블되면 상기 글로벌 라인으로부터 상기 로컬 라인을 격리시키는 로컬 디코더를 각각 구비하고 있는 복수의 블록을 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
제4항에 있어서, 상기 제1 및 제2로컬 블록과 상기 블록 디코더에 접속되어 있는 스위치 회로를 더 구비하고 있고, 상기 스위치 회로는 상기 제1 또는 제2선택 블록의 제1 또는 제2복수의 비휘발성 메모리 셀중 하나의 비휘발성 메모리 셀을 소거할 때에 상기 블록 선택 신호에 의해 인에이블된 제1 또는 제2블록에 제1전압을 선택적으로 접속하고, 상기 스위치 회로는 상기 블록 선택 신호에 관계없이 상기 제1 또는 제2복수의 비휘발성 메모리 셀중 하나의 비휘발성 메모리 셀을 프로그래밍할 때에 각각의 상기 제1 및 제2로컬 블록에 제2전압을 접속하는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 비휘발성 메모리는 기억 용량을 가지고 있고, 상기 제1로컬 블록은 결함 블록이며, 상기 비휘발성 메모리는 상기 기억 용량보다 적은 용량으로 동작하도록 재구성될 수 있는 것을 특징으로 하는 비휘발성 메모리.
제12항에 있어서, 상기 제2블록은 결함있는 상기 제1블록을 대체하는 리던던트 블록인 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 제1블록과 제2블록간의 제거된 간섭은 게이트 방해를 포함하고 있는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 제1블록과 제2블록간의 제거된 간섭은 드레인 방해를 포함하고 있는 것을 특징으로 하는 비휘발성 메모리.