CN1183163A - 非易失性存储器成块结构 - Google Patents

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Abstract

一种非易失性存储器(31)包括一条全局线(65)及一个第一块(61)及一个第二块(62)。第一块包括多条第一局部线(71)及耦合在全局线与第一局部线上的一个第一解码器(78),用于在启动该第一解码器时按照一个地址将全局线有选择地耦合到第一局部线之一上,并在截止第一局部解码器时将该第一局部线与全局线隔离。第二块包括多条第二局部线(81)及耦合在全局线与第二局部线上的一个第二解码器(88),用于在启动第二解码器时按照一个地址将全局线有选择地耦合到第二局部线之一上,并在关闭第二局部解码器时将第二局部线与全局线隔离,使得在存储器操作中消除第一与第二块之间的干扰。

Description

非易失性存储器成块结构
                发明领域
本发明属于计算机存储器领域。更具体地，本发明涉及包含块与这些块的局部解码器的电可擦除与可编程非易失性存储器。
一种先有技术的快速可擦除与电可编程只读存储器(“快速EPROM”)是组织成行与列的。存储器单元位于字线与位线的交点上。各字线连接在一行中的多个存储器单元的门电极上。各位线连接在一列中的多个存储器单元的漏极上。所有存储器单元的源极连接在一条公用的电源线上。图1示出先有技术的上述阵列配置。
快速EPROM可由用户编程，并且一经编程，快速EPROM便保持其数据直到被擦除为止。编程时，快速EPROM是逐个字节或逐个字地编程的。一经编程，可在一次相对快速的操作中用电消磁擦除该快速EPROM的全部内容。使快速EPROM中的所有单元的源极可同时获得高的擦除电压。这导致全阵列擦除。然后，该EPROM便可用新数据重新编程。
这种先有快速EPROM结构的一个缺点是阵列擦除的特征。即当企图对存储在阵列中的程序进行改变时，即使改变较小，也必须擦除整个阵列并将整个程序重写到阵列中。
解决这一问题的一种先有方法为将阵列重组成块，使高擦除电压只使要擦除的一块内的每一个单元的源极可以获得。利用这种配置，只擦除存储器阵列的一块而不是擦除整个存储器阵列。
这一先有方法的一个缺点是会从快速EPROM的分块阵列配置中产生干扰。这种干扰可有两种类型。一种类型称作漏极干扰。在沿一列的单元的漏极跨块边界互连时产生漏极干扰。另一种类型的干扰称作门极干扰。在沿一行的单元的门电极跨块边界互连时产生门电极干扰。
“门电极干扰”的例子如下。通过将位线组织成组而将先有快速EPROM分成“位线块”。在快速EPROM的编程期间，将高电压VPP(通常为12伏)通过选择的字线作用在选定的块中的选定的单元的控制门电极上。将低于VPP的编程电压VP(通常为7伏)通过选择的位线作用在选定的单元的漏极上。在操作期间将选定的块中的所有单元的源极接地。在选定的块与未选定的块两者中沿未选定的字线的未选定的单元的门电极都是接地的。使选定的块与未选定的块两者中沿未选定的位线的未选定单元的漏极浮置或接地。
在这一情况中，沿选定的字线的未选定单元将具有高的正电压VPP(即12伏)耦合在它们的浮置门电极上。从而沿选定的字线的各未选定的单元跨加有电场。跨加于各未选定的单元的电场的存在会使电子向浮置的门电极移动。这提高了这些未选定的单元的阈值而导致这些未选定的单元慢慢地编程。这称作慢编程，因而，门电极干扰能导致有害的慢编程。
“漏极干扰”的例子如下，先有技术的快速EPROM是通过将字线组织成组而分成“字线块”的。在快速EPROM的编程期间，将12伏的高电压VPP通过选定的字线作用在选定的块中的选定的单元的控制门电极上。将7伏的编程电压VP通过选定的位线作用在选定的单元的漏极上。选定的块与未选定的块两者中的沿选定的位线的未选定的漏极将被耦合在7伏的电压VP上。未选定的单元的门电极将被接地。这便沿选定的位线跨越各未选定的单元建立了一个电场，该电场导致电子从浮置的门电极到漏极的有害移动，而导致这些未选定的单元慢慢地擦除。这称作慢擦除。因而，漏极干扰能导致有害的慢擦除。
“门电极干扰”与“漏极干扰”特别有害，因为随着快速EPROM的选定的块的编程或擦除的重复进行而累积它们的效应。每次存在编程或擦除操作时在一些未选定的单元中都会出现有害的电子移动。
由于门电极干扰，未选定单元的阈值不断提高而慢慢地编程这些未选定单元。对于漏极干扰，未选定单元的阈值不断降低而慢慢地擦除这些未选定单元。如果在一个未选定的单元上累积的门电极或漏极干扰达到一定程度，有可能完全改变该未选定单元的状态。换言之，在一段时间上有可能无意编程或擦除一个未选定的单元。
                 发明概述
本发明的特征之一为提供一种组织成块并包含块擦除特征的非易失性存储器。
本发明的另一特征为提供一种组织成块并包含用于消除块之间的干扰的局部解码器的非易失性存储器。
本发明的又一特征为允许以不同的存储容量重新配置非易失性存储器。
非易失性存储器包括一条全局线及第一块与第二块。第一块包括多条第一局部线及耦合在全局线和第一局部线上的第一局部解码器，用来第一解码器启动时按照地址有选择地将全局线耦合在其中一个第一局部线上，而在第一局解码器关闭时将第一局部线与全局线隔离。第二块包括多条第二局部线及耦合在全局线和第二局部线上的第二局部解码器，用来在第二局部解码器启动时按照地址有选择地将全局线耦合在其中一条第二局部线上，而在第二局部解码器截止时将第二局部线与全局线隔离，从而消除存储器操作期间第一与第二块之间的干扰。
                 附图简述
在附图中以示例而非限制方式展示本发明，其中相同的参照符号表示相同的元件，附图中：
图1示出先有技术快速EPROM的阵列配置；
图2为采用本发明的一个实施例的快速EPROM的方框图；
图3展示图2的快速EPROM的一种阵列配置；
图4展示图2的快速EPROM的另一种阵列配置。
                 详细描述
图2为实现本发明的实施例的快速EPROM30的电路的方框图。快速EPROM30包含由在地址上存储数据的浮置门电极快速PEROM单元构成的存储器阵列31。对于一个实施例，存储器阵列31存储16Mbits(“兆位”)数据。对于另一实施例，存储器阵列31可小于或大于16Mbits。
作为替代，快速EPROM30可以是其它类型的非易失性存储器。例如，快速EPROM30可以是简单的EPROM(“电可编程只读存储器”)。
如将更详细地描述的，快速EPROM30包含配置成各具有一个局部解码器的多个块的存储器阵列。当块选择信号启动一块的局部解码器时，该局部解码器便选择该块的一条局部线来连接延伸通过存储器阵列的所有块的若干全局线中选定的一条。当块选择信号关闭该局部解码器时，该局部解码器便将相应的块的所有局部线与全局线隔离。这样做便将各块与另一块隔离。这又在存储器操作期间消除了块间干扰。此外，当发现存储器阵列的一块或多块有故障时，允许快速EPROM30以部分存储容量重新配置。再者，块冗余性也能应用于快速EPROM30。
快速EPROM30能用于任何种类的计算机***或数据处理***中。使用快速EPROM30的计算机***可以是个人计算机、笔记本式、膝上型、个人助手/通信装置、小型计算机、工作站、大型主机、多处理器计算机或任何其它类型的计算机***。此外，在其中使用了快速EPROM的***可以是打印机***、蜂窝式电话***、数字应答***或任何其它数字存储***。
对于一个实施例，快速EPROM30采用MOS电路并且快速EPROM30的所有电路位于一块单一的半导体基片上。
对于一个实施例，存储器阵列31的各存储器单元一次能存储一位数据。对于另一实施例，存储器阵列31的各存储器单元一次能存储多位数据。
将存储器阵列31分成若干块BLOCK0至BLOCKn。各块BLOCK0至BLOCKn包含一个局部解码器。例如，块BLOCK0包含局部解码器32而块BLOCK1包含局部解码器33。块BLOCK0至BLOCKn中各块包含若干条位线及局部字线(图2中未示出)。一块的位线只在该特定块内延伸而一块的局部字线只在该块内延伸。例如，位线43至43i只在块BLOCK0内延伸而位线45至45i只在块BLOCKn内延伸。存储器单元是放置在局部字线与位线的交点上的。存储器阵列31的所有位线通过Y门电极电路42连接在Y解码器39上。
各块BLOCK0-BLOCKn内的局部字线连接在各自的块的局部解码器上。此外，存储器阵列31还包含连接到全局X解码器38上的多条全局字线48至48n。全局字线48 48n连接在各局部解码器32至32n上。全局字线48-48n延伸通过所有块BLOCK0-BLOCKn。然而，全局字线48-48n并不物理地连接在存储器阵列31的各块的局部字线上，但能通过各块的各自的局部解码器电连接在该块的局部字线上。例如，局部解码器32允许各全局字线48-48n连接在块BLOCK0的局部字线之一上。对于一个实施例，存储器阵列31的各块的局部字线以下述方式通过各自的局部解码器耦合在全局字线上，即各全局字线对应于一块内的几条局部字线的方式。换言之，一块中的局部解码器给每一个它所接收的地址信息为其中一条全局字线从若干条局部字线中选择一条局部字线。所选择的局部字线是否是实际选择的线取决于其对应的全局字线是否是被选择的全局线。对于另一实施例，一块内的局部字线与全局字线48-48n一一相对应。图2并未示出存储器阵列31的各块内的局部字线。图3-4示出存储器阵列31的各块的阵列配置，包含局部解码器及局部字线，下面将更详细地描述它们。
作为替代，阵列31可配置成使各块BLOCK0-BLOCKn包含若干条字线与局部位线。一块的字线只能在该特定块内延伸而一块的局部位线只能在该块内延伸。然后将所有的块的字线连接在X解码器38上。一块内的局部位线连接在该块的局部解码器上。在本例中，不是用全局字线，而是设置了若干全局位线来连接到存储器阵列31的所有局部解码器上。全局位线通过Y选通电路42连接在Y解码器39上。全局位线还延伸通过所有的块BLOCK0-BLOCKn。对于本实施例，Y解码器39为全局Y解码器而X解码器38并不具有对应的局部解码器。
再参见图2，X解码器38为存储器阵列31的行解码器并接收来自地址总线43的一部分行地址来选择全局字线48-48n之上。然而，X解码器38并不在存储器阵列31的各块内选择任何局部字线。
各局部解码器32-32n也连接在总线43上来接收行地址的其余部分，以从通过各自的局部解码器对应于一条全局的字线的若干局部字线中选择一条局部字线。对于一个实施例，总线43(1)将行地址的若干最低位加在各局部解码器32-32n上，(2)将行地址的其余最高位加在X解码器38上。或者，X解码器38接收行地址的若干最低位而总线43则在各局部解码器32-32n上施加行地址的其余最高位。此外，各局部解码器32-32n还接收来自块解码器37的块选择信号。例如，局部解码器32接收块选择信号BSO而局部解码器32n接收块选择信号BSn。当一个局部解码器的块选择信号被断言时，它使各自的局部解码器在通过总线43施加的地址信息上操作。在未断言一个局部解码器的块选择信号时，便关闭各自的局部解码器。因此，这允许在存储器操作期间一块的局部字线与全局字线及其它块的局部字线隔离。
另一种选择是，不将各解码器32-32n连接在总线43上，而是各局部解码器32-32n从全局字线48-48n上接收地址信息或选择数据。在本例中，全局X解码器38解码X地址来生成选择数据到两条或多条全局字线48-48n上。此外，取决于选择数据，各块的局部解码器是由若干个二对四、三对八、或四对十六的解码器构成的。根据在各局部解码器32-32n中采用的解码器的类型，将选择数据施加在两条、三条或四条全局字线48-48n上。例如，如果各局部解码器32-32n包含若干二对四解码器，便将选择数据施加在两条全局字线48-48n上。如果各局部解码器32-32n包含若干三对八解码器，便将选择数据施加在三条全局字线48-48n上。当一个启动的局部解码器接收到选择数据时，便解码该选择数据并选择对应的块的局部字线之一。
还通过块选择线49至49s，将块解码器37连接在擦除开关36上。块选择线49-49s将各块选择信号BS0-BSn加在对应的局部解码器上。
块解码器37为每一个所加的块地址选择一个选定块。块解码器37通过启动选定的块的局部解码器来选择所选的块。块解码器37通过断言块选择信号BS0-BSn中适当的一个来这样做。块解码器37还连接在总线43上来接收块地址。对于一个实施例，快速EPROM30的块地址为Y解码器39中所接收的列地址的一部分。
擦除开关36包含各耦合在块BLOCK0-BLOCKn中一块上的公用电源线上的许多开关(未示出在图2中)。各擦除开关36根据来自选择49-49s之一的块选择信号及根据存储器操作(即，读、编程及擦除操作)有选择地将VSS(即接地)或VPP(即擦除)电压连接到其相关联的块的公用电源线46-46n之一。这意味着不管块选择信号BS0-BSn如何，在快速EPROM30的读与编程操作期间，这些擦除开关36将在所有VSS电压加到公用电源线46-46n上。当快速EPROM30进行擦除操作(用擦除信号表示)时，块解码器37断言选定的块信号而导致擦除开关36中对应的开关将VPP电压加到选定块上，同时擦除开关36中其它开关将VSS电压加到它们的块上。
通过将全局字线48-48n从各块BLOCK0  BLOCKn的局部字线隔离，在为一次存储器操作(诸如编程操作)选定了存储器阵列31的一块时，全局字线48-48n是从存储器阵列31的各块上分离的而并不干扰存储器阵列31的其它块。换言之，当选定的块受到编程操作时，存储器阵列31的未选定的块的存储器单元并不经受任何门电极干扰。在选定的块中的选定单元受到编程操作时，这又导致擦除开关36不将任何干扰抑制电位加到未选定的块的单元的源极上，从而在快速EPROM30中消除了对这种电压的需求。
此外，因为存储器阵列31的各块是用各块的局部解码器及局部字线互相隔离的，块BLOCK0-BLOCKn中的某些可以永久性阻断而不会影响相邻的块的存储器操作。这通常在发现一个或多个块BLOCK0-BLOCKn故障时是有用的。在本例中，可以重新配置存储器阵列31不带故障的块来工作(即带有部分存储器容量)。在存储器阵列31包含故障的块时这允许存储器阵列31仍以减少的块数工作。此外，块BLOCK0-BLOCKn中包含若干冗余块用于替代存储器阵列中故障的块。这意味着快速EPROM30能具有冗余性。块冗余性方案在与本申请同日提交的并转让给本发明的同一受让人的Owen W.Jungroth与Mark D.Winston的名为“非易失性存储器成块结构与冗余性”的共同未决申请序号___中已有描述。
参见图3，其中示出了本发明的一个实施例的存储器阵列31的阵列配置。用于说明目的，图3只示出了两块61与62。块61与62可以是图2的BLOCK0-BLOCKn的任何两个相邻的块。如从图3中可见，块61与62中各块包含局部解码器63与64之一。此外，用于说明目的，图3只示出延伸通过块61与62的两条全局字线65与66。实际上包含多得多的延伸通过许多块的全局字线。全局字线65与66可以是图2的全局字线48-48n中任何两条相邻的全局字线。
块61包含位线70至70m而块62包含位线80至80m。此外，各块61与62包含若干条通过各自的局部解码器连接在全局字线上的若干条局部字线。例如在块61中，局部字线71至71n通过局部解码器63连接在全局字线65上而局部字线72至72n则通过局部解码器63连接在全局字线66上。类似地在块62中，局部字线81至81n通过局部解码器64连接在全局字线65上而局部字线82至82n则通过局部解码器64连接在全局字线66上。换言之，局部字线71-81n对应于全局字线65而局部字线72-82n对应于全局字线66。
块61包含公用电源线73而块62包含公用电源线83。各公用电源线73与83连接在擦除开关36(图2)的一个擦除开关上。此外，各块61-62包含若干配置在该块的位线与局部字线的交点上的若干个快速EPROM单元。图3示出了块61的单元74a至75d和示出了块62的单元84a至85d。一块中的各单元的漏极连接在一条位线上，其控制门电极连接在一条局部字线上及其源极连接在该块的公用电源线上。例如，单元74a的漏极连接在位线70上，其控制门电极连接在局部字线71上及其源极连接在电源线73上。应指出各块61与62内没有一个单元是物理地与全局字线65与66相连的。因而位线70-70m及80-80m是与Y选通电路42相连的(图2)。
局部解码器63包含一个地址解码器78及若干与门。图3示出局部解码器63的与门76至76n及77至77n，各与门76-76n将全局字线65连接在局部字线71-71n之一上。各与门77-77n将全局字线66连接在局部字线72-72n之一上。此外，各与门76-76n及77-77n还通过若干选择线79至79n之一连接在解码器78上。例如，选择线79连接在与门76n及77n上而选择线79n连接在与门76及77上。选择线79-79n之一启动各与门76-76n及77-77n将其各自的全局字线连接在其各自的局部字线上。例如，在解码器78解码来自总线43的地址信息以选择线79时，与门76n与77n两者都被启动将其各自的一条全局字线65与66连接在其各自的一条局部字线71n与72n上。此时，如果全局字线65为选定的线则局部字线71n为选定的线，而如果全局字线66为选定的线则局部字线72n为选定的线。
类似地，局部解码器64包含一个地址解码器88及若干与门。图3示出局部解码器64的与门86至86n及87至87n。各与门86-86n将全局字线64连接到局部字线81-81n之一。各与门87-87n将全局字线66连接到局部字线82-82n之一。此外，各与门86-86n及87-87n还通过若干选择线89至89n之一连接在解码器88上。例如，选择线89连接在与门86n与87n上而选择线89n连接在与门86及87上。选择线89-89n之一启动各与门86-86n及87-87n将其各自的全局字线连接在其各自的局部字线上。例如，在解码器88解码来自总线43的地址信息以选择选择线89时，与门86n及87n两者都被启动将其各自的一条全局字线65与66连接在其各自的一条局部字线81n与82n上。在出现这一情况时，如果全局字线65是选定的线则局部字线81n便是选定的线，而如果全局字线66是选定的线则局部字线82n便是选定的线。
局部解码器63的地址解码器78接收块选择BSi信号而局部解码器64的地址解码器88接收块选择BSi+1信号。块选择信号BSi与BSi+1可以是来自图2的块解码器37块选择信号BS0-BSn中的任何两个。当断言BSi信号后，启动解码器78解码来自总线43的地址信息以从选择线79-79n之中选择一条。断言块选择BSi+1信号后，启动地址解码器88解码来自总线43的地址信息来选择选择线89-89n之一。
对于一个实施例，各局部字线71-71n、72-72n、81-81n及82-82n是由一条连续的多晶硅带构成的，该带也构成沿一行的各快速EPROM单元的控制门电极。例如，局部字线71由同时构成各快速EPROM单元74a至75a的控制门电极的多晶硅带构成。类似地，块62的局部字线81由同时构成各快速EPROM单元84a至85a的控制门电极的多晶硅带构成。各全局字线65与66由构成存储器阵列31的各位线的第一金属层上方的第二金属层构成。一块中的第一金属层在构成该块内的局部字线的多晶硅带的上方。
应指出图3只示出本发明的局部解码器63与64的一个实施例。其它实施例也可用于存储器阵列31。图4示出存储器阵列31的另一实施例。如可从图4中所见，存储器阵列31的阵列配置与图3中所示的相同，除外局部解码器93与94采用了或非门97至97n、98至98n、106至106n及107至107n。此外，将非门连接在全局字线95与96上。再者，各局部解码器93与94中的地址解码器是通过若干非门连接在其选择线上的。例如，地址解码器18通过非门94至94n连接在选择线99至99n上。图4中所示的存储器阵列31的整体功能基本上保持与图3中所示的存储器阵列相同，因此下面不再更详细地描述。
参见图2-4，现在描述快速EPROM30的操作。对于一个实施例，在读操作期间，快速EPROM30的所有局部解码器32-32n都被启动，而Y解码器39则按照所作用的列地址选择一个字节或一个字的位线，此外，全局X解码器38选择一条全局字线48-48n。各局部解码器32-32n也选择一条局部字线来连接到选定的全局字线上。当出现这一情况时，只读出在选定位线与选定局部字线的交点上的存储器单元。这是受Y选通电路42控制的。此外，擦除开关36将VSS电压连接到存储器阵列31的所有存储器单元的源极上。
对于另一实施例，快速EPROM30包含配置单元，它们在器件起动时配置块解码器37来截止发现故障的块的局部解码器。
在编程操作期间，块解码器37按照列地址断言块选择信号BS0-BSn之一。这导致局部解码器32-32n之一被启动来解码来自总线43的部分行地址信息，而其它局部解码器32-32n则被关闭。X解码器38选择全局字线48-48n中一条选定的全局字线并将编程VPP电压作用在选定的全局字线上。Y解码器39在选定的块中选择一个字节或字的位线。如能从图3中所见，当关闭局部解码器64时，没有一条局部字线81-81n及82-82n能连接在全局字线65与66上，即使全局字线65与66之一是一条选定的字线也一样。这消除了编程操作中块间的干扰。例如，当局部解码器63为编程操作而导致局部字线71连接在选定的全局字线65上时，沿全局字线65的高编程VPP电压并不连接在块62的未选定的存储器单元84a至85a上来干扰这些未选定的单元。换言之，在一个选择的块受到编程操作时，存储器阵列31的未选定的块的单元并不经受门电极干扰。
再者，由于全局字线48-48n并不物理地连接在存储器阵列31的各块内的存储器单元上并且是在各块的局部字线上方的若干层，在发现一块中其对应的局部字线故障时，各全局字线48-48n不受影响。例如，如果块61的局部字线71出现故障，全局字线65受影响。这是由于局部解码器63将块61的局部字线71-71n与全局字线65分离这一事实。这又导致块62的各局部字线81-81n完全不受沿局部字线71的故障的影响。在编程操作期间，擦除开关36(图2)将VSS电压连接在所有电源线46-46n上。
在擦除操作中，块解码器37通过将VPP电压加在选定的块的公用电源线上同时将VSS电压加在其它未选定的块的公用电源线上而选择阵列31的选定的块。例如，如果块BLOCK1为选定的块，块解码器37断言BS1信号来导致擦除开关36将VPP电压加在公用电源线47上，同时不断言BS0-BSn信号的其余块选择信号来将VSS电压加在除公用电源线47以外的公用电源线46-46n上。
在上文说明书中，已参照其特定实施例描述了本发明。然而，显而易见可对其作出各种修正与改变而不脱离广阔的发明精神与范围。从而，说明书与附图应认为是示例性而不是限制性意义上的。

Claims (20)

1.一种非易失性存储器，包括：
(A)一条全局线；
(B)一个第一块，它包括
  (i)多条第一局部线；
  (ii)耦合在全局线与第一局部线上的第一局部解码器，用于在启动该第一局部解码器时按照一个地址将全局线有选择地耦合到第一局部线之一上，并在关闭该第一局部解码器时将该第一局部线与全局线隔离；
(C)一个第二块，包括
  (i)多条第二局部线；
  (ii)耦合在全局线与第二局部线上的第二局部解码器，用于在启动该第二局部解码器时按照该地址将全局线有选择地耦合到第二局部之一上，并在截止该第二解码器时将该第二局部线与全局线隔离。
2.权利要求1的非易失性存储器，其中该全局线为全局字线而该第一与第二局部线为第一与第二局部字线。
3.权利要求1的非易失性存储器，其中该全局线为全局位线而该第一与第二局部线为第一与第二局部位线。
4.权利要求1的非易失性存储器，还包括耦合在第一与第二局部解码器上的一个块解码器，用于通过生成一个块选择信号并送至第一与第二局部解码器中相应的一个而有选择地启动第一与第二块之一。
5.权利要求1的非易失性存储器，其中各第一与第二块还包括耦合在第一与第二局部线上并且是电可擦除与可编程的存储器单元，以及各该存储器单元一次存储多个数据位。
6.权利要求1的非易失性存储器，其中该非易失性存储器为一电可编程与可擦除的存储器。
7.权利要求1的非易失性存储器，其中该非易失性存储器是供在数据处理***中使用的。
8.一种非易失性存储器，包括：
(A)一条全局字线；
(B)一个第一块，它包括
  (i)多条第一局部字线；
  (ii)耦合在该全局字线与第一局部字线上的一个第一局部解码器，用于在启动该第一局部解码器时按照一个地址将该全局字线有选择地耦合到第一局部字线之一上，而在关闭该第一局部解码器时将该第一局部字线与该全局字线隔离；
(C)一个第二块，包括
  (i)多条第二局部字线；
  (ii)耦合在该全局字线与该第二局部字线上的一个第二局部解码器，用于在启动该第二局部解码器时按照该地址将该全局字线有选择地耦合到第二局部字线之一上，而在截止该第二局部解码器时将该第二局部字线与该全局字线隔离，使得在存储器操作中消除第一与第二块之间的干扰。
9.权利要求8的非易失性存储器，还包括耦合在第一与第二局部解码器上的一个块解码器，用于通过生成一个决选择信号到第一与第二局部解码器中相应的一个而有选择地启动第一与第二块之一。
10.权利要求8的非易失性存储器，其中各该第一与第二块还包括耦合在第一与第二局部字线上并且是电可擦除与可编程的存储器单元，以及各存储器单元一次存储多个数据位。
11.权利要求8的非易失性存储器，其中该非易失性存储器为一电可编程与可擦除的存储器。
12.一种非易失性存储器，包括：
(A)一条全局位线；
(B)一个第一块，包括
  (i)多条第一局部位线；
  (ii)耦合在该全局位线与该第一局部位线上的一个第一局部解码器，用于在启动该第一局部解码器时按照一个地址将该全局位线有选择地耦合到第一局部位线上，而在关闭该第一局部解码器时将该第一局部位线与该全局位线隔离；
(C)一个第二块，包括
  (i)多条第二局部位线；
  (ii)耦合在该全局位线与该第二局部位线上的一个第二局部解码器，用于在启动该第二局部解码器时按照该地址将该全局位线有选择地耦合到第二局部位线之一上，而在截止该第二局部解码器时将该第二局部位线与该全局位线隔离，使得在存储器操作中消除第一与第二块之间的干扰。
13.权利要求12的非易失性存储器，还包括耦合在第一与第二局部解码器上的一个块解码器，用于通过生成一个块选择信号并送到第一与第二局部解码器中相应的一个而有选择地启动第一与第二块之一。
14.权利要求12的非易失性存储器，其中各该第一与第二块还包括耦合在该第一与第二局部位线上并且是电可擦除与可编程的存储器单元，以及各存储器单元一次存储多个数据位。
15.权利要求12的非易失性存储器，其中该非易失性存储器为一电可编程与可擦除的存储器。
16.一种非易失性存储器，包括：
(A)一个全解码器；
(B)耦合在该全局解码器上的多条全局线，其中该全局解码器根据一个地址的第一部分将选择的数据加在多条全局线中至少一条上；
(C)多个块，各包括：
  (i)多条局部线；
  (ii)耦合在全局与局部线上的一个局部解码器，用于在启动时解码该选择数据来选择局部线之一，并在关闭时将该局部线与全局线隔离，使得各块中的局部线不受其它块中的局部线的影响。
17.权利要求16的非易失性存储器，其中该全局线为全局字线而局部线为局部字线。
18.权利要求16的非易失性存储器，其中该全局线为全局位线而局部线为局部位线。
19.权利要求16的非易失性存储器，还包括耦合在各块的局部解码器上的一个块解码器，用于通过生成一个块选择信号到一个局部解码器而有选择地启动这些块中之一的局部解码器。
20.权利要求16的非易失性存储器，其中该非易失性存储器为一电可编程与可擦除的存储器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364440B (zh) * 2007-08-06 2012-02-22 海力士半导体有限公司 块解码器及包括块解码器的半导体存储器件
CN110277125A (zh) * 2019-06-28 2019-09-24 长江存储科技有限责任公司 一种存储单元阵列***电路及存储器件

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
JPH09288614A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路
US5771268A (en) * 1996-12-10 1998-06-23 International Business Machines Corporation High speed rotator with array method
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
US5754479A (en) * 1997-02-28 1998-05-19 Etron Technology, Inc. Distributed bit switch logically interleaved for block write performance
US5870335A (en) 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US6487116B2 (en) 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
US5886923A (en) * 1997-10-27 1999-03-23 Integrated Silicon Solution Inc. Local row decoder for sector-erase fowler-nordheim tunneling based flash memory
KR100744103B1 (ko) * 1997-12-30 2007-12-20 주식회사 하이닉스반도체 플래쉬메모리장치의로우디코더
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
IT1311314B1 (it) * 1999-12-14 2002-03-12 St Microelectronics Srl Metodo di riprogrammazione ottimizzata per celle di memoria nonvolatile, in particolare di tipo flash eeprom.
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
US6717851B2 (en) * 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
JP3640175B2 (ja) 2001-04-13 2005-04-20 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3780865B2 (ja) 2001-04-13 2006-05-31 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3659205B2 (ja) * 2001-08-30 2005-06-15 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその駆動方法
JP3452056B2 (ja) 2001-09-14 2003-09-29 セイコーエプソン株式会社 半導体装置の製造方法
JP3671889B2 (ja) 2001-09-25 2005-07-13 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3671890B2 (ja) * 2001-09-25 2005-07-13 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3674564B2 (ja) * 2001-09-25 2005-07-20 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3531641B2 (ja) 2002-01-24 2004-05-31 セイコーエプソン株式会社 半導体装置の製造方法
JP2003218244A (ja) * 2002-01-24 2003-07-31 Seiko Epson Corp 半導体装置の製造方法
US7088638B1 (en) * 2005-02-09 2006-08-08 International Business Machines Corporation Global and local read control synchronization method and system for a memory array configured with multiple memory subarrays
US7348667B2 (en) * 2005-03-22 2008-03-25 International Business Machines Corporation System and method for noise reduction in multi-layer ceramic packages
KR100720363B1 (ko) * 2006-01-13 2007-05-23 삼성전자주식회사 공기조화기의 난방운전 제어방법
KR100746292B1 (ko) 2006-07-04 2007-08-03 삼성전자주식회사 비휘발성 메모리 장치
KR20130031485A (ko) * 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
US8675405B1 (en) 2013-03-12 2014-03-18 Cypress Semiconductor Corp. Method to reduce program disturbs in non-volatile memory cells
US10262747B2 (en) 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8602178A (nl) * 1986-08-27 1988-03-16 Philips Nv Geintegreerde geheugenschakeling met blokselektie.
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
JP3016392B2 (ja) * 1987-08-28 2000-03-06 株式会社日立製作所 スタティック型ｒａｍ
JPS6437797A (en) * 1987-08-03 1989-02-08 Oki Electric Ind Co Ltd Eprom device
JP2654548B2 (ja) * 1987-10-02 1997-09-17 株式会社日立製作所 半導体記憶装置
JPH07109701B2 (ja) * 1987-11-30 1995-11-22 株式会社東芝 キャッシュメモリ
KR910002034B1 (ko) * 1988-07-21 1991-03-30 삼성전자 주식회사 다분할형 메모리 어레이의 충전등화회로
JPH0766666B2 (ja) * 1988-08-29 1995-07-19 三菱電機株式会社 半導体記憶装置
JPH07114077B2 (ja) * 1989-06-01 1995-12-06 三菱電機株式会社 不揮発性半導体記憶装置
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
US5313432A (en) * 1990-05-23 1994-05-17 Texas Instruments Incorporated Segmented, multiple-decoder memory array and method for programming a memory array
JP3058431B2 (ja) * 1990-06-12 2000-07-04 株式会社東芝 半導体記憶装置
JP2635810B2 (ja) * 1990-09-28 1997-07-30 株式会社東芝 半導体記憶装置
JP2507164B2 (ja) * 1990-10-04 1996-06-12 三菱電機株式会社 半導体記憶装置
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
US5239505A (en) * 1990-12-28 1993-08-24 Intel Corporation Floating gate non-volatile memory with blocks and memory refresh
JP2812099B2 (ja) * 1992-10-06 1998-10-15 日本電気株式会社 半導体メモリ
JPH07147095A (ja) * 1993-03-31 1995-06-06 Sony Corp 半導体不揮発性記憶装置およびデコーダ回路
EP0745995B1 (en) * 1995-05-05 2001-04-11 STMicroelectronics S.r.l. Nonvolatile, in particular flash-EEPROM, memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364440B (zh) * 2007-08-06 2012-02-22 海力士半导体有限公司 块解码器及包括块解码器的半导体存储器件
US8159883B2 (en) 2007-08-06 2012-04-17 Hynix Semiconductor Inc. Semiconductor memory device having a block decoder for preventing disturbance from unselected memory blocks
CN110277125A (zh) * 2019-06-28 2019-09-24 长江存储科技有限责任公司 一种存储单元阵列***电路及存储器件

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Publication number Publication date
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