KR100268914B1 - Wiring of semiconductor device and method for forming the same - Google Patents

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Abstract

PURPOSE: An interconnection line structure of a semiconductor device and a formation method thereof are provided to reduce a chip size by embodying a stacked-via structure below 0.5 micro meter. CONSTITUTION: According to a multi-layered interconnection line, a gate oxide(32) is formed on a semiconductor substrate(31), and a gate electrode(33) is formed on the gate oxide, and a source/drain region(34) is formed in the surface of the semiconductor substrate on both sides of the gate electrode. A BPSG layer(35) is formed on the gate oxide including the gate electrode and has a contact hole which is formed on the source/drain region and has a rounded upper part. The first interconnection line is formed in a 'T' shape by stacking the first Ti layer(36) and the first TiN layer(37) and the first metal layer(38). The first IMD(Inter Metal Dielectric) layer(40) formed on the BPSG layer with a via hole having a rounded upper part on the contact hole. The second interconnection line is formed on the first IMD layer including the via hole and has the same construction as the first IMD layer. And, the third and the fourth and the fifth interconnection line are formed on the second interconnection line sequentially.

Description

반도체 소자의 배선 구조 및 그의 형성 방법{wiring of semiconductor device and method for forming the same}Wiring structure of a semiconductor device and a method of forming the same {wiring of semiconductor device and method for forming the same}

본 발명은 반도체 소자의 배선 구조 및 그의 형성 방법에 관한 것으로, 특히 소자의 집적화에 적당한 반도체 소자의 배선 구조 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring structure of a semiconductor device and a method of forming the same, and more particularly, to a wiring structure of a semiconductor device suitable for integration of a device and a method of forming the same.

도 1은 종래의 다층 배선을 나타낸 구조 단면도이고, 도 2는 종래의 다층 배선의 콘택홀 및 비아홀 위치를 나타낸 구조 단면도이며, 도 3a 내지 도 3d는 종래의 다층 배선을 나타낸 공정 단면도이다.1 is a structural cross-sectional view showing a conventional multilayer wiring, FIG. 2 is a structural cross-sectional view showing a contact hole and a via hole position of the conventional multilayer wiring, and FIGS. 3A to 3D are process cross-sectional views showing a conventional multilayer wiring.

종래의 다층 배선은 도 1에서와 같이, 반도체 기판(11)상에 형성되는 게이트 산화막(12), 상기 게이트 산화막(12)상의 소정 부위에 형성된 게이트 전극(13), 상기 게이트 전극(13) 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 영역(14), 상기 소오스/드레인 영역(14)상의 소정부위에 형성되는 콘택홀을 갖으며 상기 게이트 전극(13)을 포함한 게이트 산화막(12)상에 형성되는 BPSG(Brorn Phosphorus Silicate Glass)층(15), 상기 콘택홀내에 형성되는 제 1 텅스텐 플러그(16), 상기 제 1 텅스텐 플러그(16)를 포함하여 BPSG층(15)상의 일정부위에 제 1 티타늄(Ti)층(17), 제 1 질화티타늄(TiN)층(18)과 제 1 금속층(19)을 차례로 적층되어 굴곡을 갖으며 형성되는 제 1 배선, 상기 콘택홀 상측에 형성되는 비아홀을 갖으며 상기 제 1 배선을 포함한 BPSG층(15)상에 형성되는 제 1 IMD(Inter Metal Dielectric)층(21), 상기 비아홀내에 형성되는 제 2 텅스텐 플러그(22), 상기 제 2 텅스텐 플러그(22)를 포함하여 제 1 배선 상측의 제 1 IMD층(21)상에 상기 제 1 배선과 같은 구성 성분으로 형성되며 제 1 배선보다 굴곡이 심한 제 2 배선, 상기 제 2 배선상에 제 2 배선과 같은 구조로 형성되어 적층되는 제 3, 제 4, 제 5 배선의 다층 배선으로 구성된다.In the conventional multilayer wiring, as shown in FIG. 1, the gate oxide film 12 formed on the semiconductor substrate 11, the gate electrode 13 formed at a predetermined portion on the gate oxide film 12, and both sides of the gate electrode 13 are formed. A source / drain region 14 formed in the semiconductor substrate surface of the semiconductor substrate and a contact hole formed in a predetermined portion on the source / drain region 14 and formed on the gate oxide film 12 including the gate electrode 13. A first titanium is disposed on a predetermined portion of the BPSG layer 15 including a BPSG layer 15, a first tungsten plug 16 formed in the contact hole, and the first tungsten plug 16. (Ti) layer 17, the first titanium nitride (TiN) layer 18 and the first metal layer 19 are sequentially stacked to have a first wiring formed in a bend, and has a via hole formed above the contact hole. A first IMD (Inter Metal) formed on the BPSG layer 15 including the first wiring; The first wiring on the first IMD layer 21 above the first wiring, including a dielectric layer 21, a second tungsten plug 22 formed in the via hole, and the second tungsten plug 22; The second wiring is formed of the same constituent components and has a greater bending than the first wiring, and the multilayer wiring of the third, fourth, and fifth wirings formed and stacked on the second wiring in the same structure as the second wiring.

이와 같이 종래의 다층 배선은 배선층이 적층될수록 점점 더 배선의 굴곡이 심하게 되는 문제점이 있으며 이를 해결하기 위해서는 도 2에서와 같이 보다 평탄한 부위에서 비아홀을 형성하여 배선을 적층하게 된다. 따라서 비아홀들의 위치가 다르게 되므로 칩사이즈(Chip Size)가 증가하게 된다.(도면에서는 "A"만큼 칩사이즈가 증가한다.)As described above, the conventional multilayer wiring has a problem in that the bending of the wiring becomes more and more severe as the wiring layers are stacked. To solve this problem, the wiring is stacked by forming a via hole in a flat portion as shown in FIG. 2. Therefore, since the positions of the via holes are different, the chip size is increased. (In the drawing, the chip size is increased by "A".)

종래의 다층 배선 형성 방법은 도 3a에서와 같이, p형인 반도체 기판(11)상의 활성 영역에 채널 이온을 주입한 다음, 상기 반도체 기판(11)상에 열 산화 공정으로 게이트 산화막(12)을 형성하고, 상기 게이트 산화막(12)상에 다결정 실리콘과 제 1 감광막을 차례로 형성한다.In the conventional multi-layered wiring forming method, as shown in FIG. 3A, channel ions are implanted into an active region on a p-type semiconductor substrate 11, and then a gate oxide film 12 is formed on the semiconductor substrate 11 by a thermal oxidation process. Then, polycrystalline silicon and a first photosensitive film are sequentially formed on the gate oxide film 12.

그리고 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘을 선택적으로 식각하여 게이트 전극(13)을 형성하고 상기 제 1 감광막을 제거한다.And selectively exposing and developing the first photoresist film so as to remain only at a portion where the gate electrode is to be formed, and then selectively etching the polycrystalline silicon using the selectively exposed and developed first photoresist film to form a gate electrode 13. And the first photosensitive film is removed.

이어 상기 게이트 전극(13)을 마스크로 이용하여 전면에 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 소오스/드레인 영역(14)을 형성한다.Subsequently, the source / drain regions 14 are formed by implanting and driving in the n-type impurity ions on the entire surface using the gate electrode 13 as a mask.

도 3b에서와 같이, 상기 소오스/드레인 영역(14)을 포함한 전면에 아이엘디(ILD:Inter Layer Dielectric)로 BPSG층(15)과 제 2 감광막을 차례로 형성한 다음, 상기 제 2 감광막을 상기 소오스/드레인 영역(14) 상측의 소정부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 BPSG층(15)과 게이트 산화막(12)을 선택적으로 식각하여 콘택홀을 형성하고 상기 제 2 감광막을 제거한다.As shown in FIG. 3B, the BPSG layer 15 and the second photoresist layer are sequentially formed of ILD (Inter Layer Dielectric) on the front surface including the source / drain region 14, and then the second photoresist layer is formed on the source. After selectively exposing and developing to remove only a predetermined portion above the drain region 14, the BPSG layer 15 and the gate oxide layer 12 are selectively etched using the selectively exposed and developed second photoresist layer as a mask. Thereby forming a contact hole and removing the second photoresist film.

그리고 상기 콘택홀을 포함한 BPSG층(15)상에 텅스텐층을 형성하고, 상기 텅스텐층을 에치백하여 상기 콘택홀을 매꾸는 제 1 텅스텐 플러그(16)를 형성한다.A tungsten layer is formed on the BPSG layer 15 including the contact hole, and the tungsten layer is etched back to form a first tungsten plug 16 filling the contact hole.

계속해서 상기 제 1 텅스텐 플러그(16)를 포함한 BPSG층(15)상에 베리어층(Barrier Layer)으로써 제 1 티타늄층(17)과 제 1 질화티타늄층(18)을 차례로 형성하고, 상기 제 1 질화티타늄층(18)상에 제 1 금속층(19)과 제 3 감광막(20)을 차례로 형성한 후, 상기 제 3 감광막(20)을 상기 콘택홀을 중심으로 제 1 배선이 형성될 부위만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(20)을 마스크로 상기 제 1 금속층(19), 제 1 질화티타늄층(18)과 제 1 티타늄층(17)을 선택적으로 식각하여 제 1 배선을 형성한다. 여기서 상기 제 1 금속층(19)은 티타늄층, 알루미늄(Al)층, 티타늄층과 질화티타늄층을 차례로 적층하여 형성한다.Subsequently, a first titanium layer 17 and a first titanium nitride layer 18 are sequentially formed as a barrier layer on the BPSG layer 15 including the first tungsten plug 16, and the first After the first metal layer 19 and the third photoresist film 20 are sequentially formed on the titanium nitride layer 18, only the portion where the first wiring is to be formed around the contact hole remains in the third photoresist film 20. After selectively exposing and developing, the first metal layer 19, the first titanium nitride layer 18 and the first titanium layer 17 are selectively selected using the selectively exposed and developed third photosensitive film 20 as a mask. Etching to form a first wiring. The first metal layer 19 is formed by sequentially stacking a titanium layer, an aluminum (Al) layer, a titanium layer, and a titanium nitride layer.

도 3c에서와 같이, 상기 제 3 감광막(20)을 제거한 다음, 상기 제 1 배선을 포함한 BPSG층(15)상에 제 1 IMD층(21)과 제 4 감광막을 차례로 형성한 다음, 상기 제 4 감광막을 상기 콘택홀 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 제 1 IMD층(21)을 선택적으로 식각하여 제 1 비아홀을 형성하고 상기 제 4 감광막을 제거한다.As shown in FIG. 3C, after the third photoresist film 20 is removed, the first IMD layer 21 and the fourth photoresist film are sequentially formed on the BPSG layer 15 including the first wiring, and then the fourth photoresist film is formed. After selectively exposing and developing the photoresist film so as to be removed only above the contact hole, the first IMD layer 21 is selectively etched using the selectively exposed and developed fourth photoresist mask to form a first via hole, and The fourth photosensitive film is removed.

그리고 상기 제 1 비아홀을 포함한 제 1 IMD층(21)상에 텅스텐층을 형성하고, 상기 텅스텐층을 에치백하여 상기 제 1 비아홀을 매꾸는 제 2 텅스텐 플러그(22)를 형성한다.A tungsten layer is formed on the first IMD layer 21 including the first via hole, and a second tungsten plug 22 is formed to etch back the tungsten layer to fill the first via hole.

계속해서 상기 제 2 텅스텐 플러그(22)를 포함한 제 1 IMD층(21)상에 베리어층으로써 제 2 티타늄층(23)과 제 2 질화티타늄층(24)을 차례로 형성하고, 상기 제 2 질화티타늄층(24)상에 상기 제 1 금속층(19)과 같은 구성 성분으로 적층한 제 2 금속층(25)과 제 5 감광막(26)을 차례로 형성한 후, 상기 제 5 감광막(26)을 상기 제 1 비아홀을 중심으로 제 1 배선 상측에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막(26)을 마스크로 상기 제 2 금속층(25), 제 2 질화티타늄층(24)과 제 2 티타늄층(23)을 선택적으로 식각하여 제 2 배선을 형성한다.Subsequently, a second titanium layer 23 and a second titanium nitride layer 24 are sequentially formed as a barrier layer on the first IMD layer 21 including the second tungsten plug 22, and the second titanium nitride layer is formed. After forming the second metal layer 25 and the fifth photosensitive layer 26 which are stacked on the layer 24 with the same constituents as the first metal layer 19, the fifth photosensitive layer 26 is formed on the first layer. Selectively exposing and developing the via holes so as to remain only above the first wiring, and then using the selectively exposed and developed fifth photosensitive film 26 as a mask, the second metal layer 25 and the second titanium nitride layer 24. And the second titanium layer 23 is selectively etched to form a second wiring.

도 3d에서와 같이, 상기 제 5 감광막(26)을 제거한 다음, 상기 제 2 배선을 포함한 제 1 IMD층(21)상에 제 2 IMD층(27)을 형성한 후, 도 1c에서 했던 과정을 반복함으로써 다수개의 배선을 적층하여 형성한다.As shown in FIG. 3D, after the fifth photoresist layer 26 is removed, the second IMD layer 27 is formed on the first IMD layer 21 including the second wiring, and the process of FIG. 1C is repeated. By repeating, a plurality of wirings are stacked and formed.

이와 같은 종래의 반도체 소자의 배선 구조 및 그의 형성 방법에 있어서는 다음과 같은 문제점이 있었다.In such a conventional wiring structure of a semiconductor element and its formation method, there are the following problems.

첫째, 텅스텐 플러그를 형성하고 배선층을 형성하므로 적층되는 배선 수가 많아짐에 따라 점점 더 배선의 굴곡이 커져 다층의 스택트-비아 구조가 불안정하다.First, since the tungsten plug is formed and the wiring layer is formed, as the number of wirings to be stacked increases, the bending of the wiring becomes more and more, and the multilayer stack-via structure of the multilayer is unstable.

둘째, 상기 첫번째의 문제점을 해결하기 위하여 보다 평탄한 부위에서 비아홀을 형성하기 때문에 비아홀들의 위치가 다르게 되어 그 면적만큼 칩사이즈가 증가한다.Second, since the via holes are formed in a flatter portion in order to solve the first problem, the positions of the via holes are changed to increase the chip size by the area.

셋째, 배선의 심한 굴곡에 의해 배선과 콘택홀 및 비아홀의 접촉 면적이 감소되고 또한 금속보다 저항이 큰 텅스텐 플러그들로 인하여 콘택홀 및 비아홀 저항이 크게 증가한다.Third, the contact area between the wiring, the contact hole and the via hole is reduced by severe bending of the wiring, and the contact hole and via hole resistance is greatly increased due to the tungsten plugs having a higher resistance than the metal.

넷째, 상기 첫째, 둘째, 셋째의 문제점으로 0.5㎛ 이하의 인터커렉션(Interconnection)기술 및 다층의 스택트-비아 구조 구현이 어렵다.Fourth, the first, second, and third problems are difficult to implement an interconnection technique of 0.5 μm or less and a stacked stack-via structure.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 0.5㎛ 이하의 스택트-비아 구조를 안정하게 구현하여 칩사이즈를 작게하는 반도체 소자의 배선 구조 및 그의 형성 방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device wiring structure and a method of forming the semiconductor device having a stable stack-via structure of 0.5 μm or less, thereby reducing chip size.

도 1은 종래의 다층 배선을 나타낸 구조 단면도1 is a structural cross-sectional view showing a conventional multilayer wiring

도 2는 종래의 다층 배선의 콘택홀 및 비아홀 위치를 나타낸 구조 단면도2 is a structural cross-sectional view showing contact hole and via hole positions of a conventional multilayer wiring;

도 3a 내지 도 3d는 종래의 다층 배선을 나타낸 공정 단면도3A to 3D are cross-sectional views illustrating a conventional multilayer wiring.

도 4는 본 발명의 실시예에 따른 다층 배선을 나타낸 구조 단면도4 is a structural cross-sectional view showing a multilayer wiring according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 다층 배선의 콘택홀 및 비아홀 위치를 나타낸 구조 단면도5 is a cross-sectional view illustrating a structure of a contact hole and a via hole of a multilayer wiring according to an exemplary embodiment of the present invention.

도 6a 내지 도 6f는 본 발명의 실시예에 따른 다층 배선을 나타낸 공정 단면도6A to 6F are cross-sectional views illustrating a multilayer wiring line according to an embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31: 반도체 기판 32: 게이트 산화막31 semiconductor substrate 32 gate oxide film

33: 게이트 전극 34: 소오스/드레인 영역33: gate electrode 34: source / drain region

35: BPSG층 36: 제 1 티타늄층35: BPSG layer 36: first titanium layer

37: 제 1 질화티타늄층 38: 제 1 금속층37: first titanium nitride layer 38: first metal layer

39: 제 3 감광막 40: 제 1 IMD층39: third photosensitive film 40: first IMD layer

41: 제 2 티타늄층 42: 제 2 질화티타늄층41: second titanium layer 42: second titanium nitride layer

43: 제 2 금속층 44: 제 5 감광막43: second metal layer 44: fifth photosensitive film

45: 제 2 IMD층45: second IMD layer

본 발명의 반도체 소자의 배선 구조는 기판, 상기 기판상에 콘택홀을 가지며 평탄하게 형성되는 절연막과, 상기 콘택홀을 포함한 상기 절연막상에 단면이 T형태이고 상면이 평탄하게 형성되는 배선층을 포함하여 구성됨을 특징으로 한다.The wiring structure of the semiconductor device of the present invention includes a substrate, an insulating film having a contact hole flat on the substrate, and a wiring layer having a T-shaped cross section and a flat top surface formed on the insulating film including the contact hole. Characterized in that configured.

그리고 본 발명의 반도체 소자의 배선 형성 방법은 기판상에 평탄하게 절연막을 형성하는 제 1 단계, 상기 절연막의 소정영역을 식각하여 윗부분이 라운지형태인 콘택홀을 형성하는 제 2 단계, 상기 콘택홀을 포함하여 상기 절연막상에 전도층을 평탄하게 형성하는 제 3 단계와, 상기 전도층을 선택적으로 식각하여 배선층을 형성하는 제 4 단계를 포함하여 이루어짐을 특징으로 한다.The method for forming a wiring of a semiconductor device according to an embodiment of the present invention includes a first step of forming an insulating film on a substrate, a second step of forming a contact hole having a lounge on the upper portion by etching a predetermined region of the insulating film, and forming the contact hole. And a third step of flatly forming a conductive layer on the insulating film, and a fourth step of selectively etching the conductive layer to form a wiring layer.

상기와 같은 본 발명에 따른 반도체 소자의 배선 구조 및 그의 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, preferred embodiments of the semiconductor device wiring structure and method for forming the same according to the present invention will be described in detail as follows.

도 4는 본 발명의 실시예에 따른 다층 배선을 나타낸 구조 단면도이고, 도 5는 본 발명의 실시예에 따른 다층 배선의 콘택홀 및 비아홀 위치를 나타낸 구조 단면도이며, 도 6a 내지 도 6f는 본 발명의 실시예에 따른 다층 배선을 나타낸 공정 단면도이다.4 is a cross-sectional view illustrating a multilayer wiring according to an exemplary embodiment of the present invention, FIG. 5 is a cross-sectional view illustrating a contact hole and via hole positions of a multi-layer wiring according to an exemplary embodiment of the present invention, and FIGS. 6A to 6F illustrate the present invention. It is sectional drawing which shows the multilayer wiring which concerns on Example.

본 발명의 실시예에 따른 다층 배선은 도 4에서와 같이, 반도체 기판(31)상에 형성되는 게이트 산화막(32), 상기 게이트 산화막(32)상의 소정 부위에 형성된 게이트 전극(33), 상기 게이트 전극(33) 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 영역(34), 상기 소오스/드레인 영역(34)상의 소정부위에 형성되어 윗부분이 라운지(Rounding) 형태인 콘택홀을 갖으며 상기 게이트 전극(33)을 포함한 게이트 산화막(32)상에 형성되는 BPSG층(35), 상기 콘택홀을 포함한 BPSG층(35)상의 일정부위에 제 1 티타늄층(36), 제 1 질화티타늄층(37)과 제 1 금속층(38)이 차례로 적층되어 “T”형태로 평탄하게 형성되는 제 1 배선, 상기 콘택홀 상측에 형성되어 윗부분이 라운지 형태인 비아홀을 갖으며 상기 제 1 배선을 포함한 BPSG층(35)상에 형성되는 제 1 IMD층(40), 상기 비아홀을 포함한 제 1 IMD층(40)상의 일정부위에 상기 제 1 배선과 같은 구성 성분으로 형성되며 평탄한 제 2 배선, 상기 제 2 배선상에 제 2 배선과 같은 구조로 형성되어 평탄하게 적층되는 제 3, 제 4, 제 5 배선의 다층 배선으로 구성된다.As shown in FIG. 4, the multilayer wiring according to the exemplary embodiment of the present invention includes a gate oxide film 32 formed on the semiconductor substrate 31, a gate electrode 33 formed at a predetermined portion on the gate oxide film 32, and the gate. The gate / drain region 34 formed in the surface of the semiconductor substrate on both sides of the electrode 33 and the predetermined region on the source / drain region 34 have contact holes in the form of lounges, and the gate electrode The first titanium layer 36 and the first titanium nitride layer 37 at a predetermined portion on the BPSG layer 35 formed on the gate oxide film 32 including the 33, and the BPSG layer 35 including the contact hole. And the first metal layer 38 are sequentially stacked to have a first wiring formed flat in a “T” shape, and a BPSG layer 35 including a via hole formed on an upper side of the contact hole and having a lounge portion at an upper portion thereof. The first IMD layer 40 formed on A third second wiring formed on a first portion of the first IMD layer 40 by the same component as the first wiring, the second wiring being formed on the second wiring, and having the same structure as the second wiring; It consists of multilayer wiring of a 4th, 5th wiring.

여기서, 상기 콘택홀과 비아홀의 지름은 0.5㎛ 이하이다.The diameter of the contact hole and the via hole is 0.5 μm or less.

그리고 본 발명의 실시예에 따른 다층 배선은 배선층이 적층되어도 평탄하게 배선이 형성되어 도 5에서와 같이, 콘택홀과 비아홀들이 같게 즉 하나의 선상에 위치하므로 칩사이즈가 작아지게 된다.In the multilayer wiring according to the embodiment of the present invention, even when the wiring layers are stacked, the wiring is formed to be flat. As shown in FIG. 5, since the contact holes and the via holes are located on the same line, the chip size is reduced.

본 발명의 실시예에 따른 다층 배선 형성 방법은 도 6a에서와 같이, p형인 반도체 기판(31)상의 활성 영역에 채널 이온을 주입한 다음, 상기 반도체 기판(31)상에 열 산화 공정으로 게이트 산화막(32)을 형성하고, 상기 게이트 산화막(32)상에 다결정 실리콘과 제 1 감광막을 차례로 형성한다.In the method for forming a multilayer wiring according to the exemplary embodiment of the present invention, as shown in FIG. 6A, channel ions are implanted into an active region on a p-type semiconductor substrate 31, and then a gate oxide film is thermally oxidized on the semiconductor substrate 31. (32) are formed, and polycrystalline silicon and a first photosensitive film are sequentially formed on the gate oxide film (32).

그리고 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘을 선택적으로 식각하여 게이트 전극(33)을 형성하고 상기 제 1 감광막을 제거한다.And selectively exposing and developing the first photoresist film so as to remain only at a portion where a gate electrode is to be formed, and then selectively etching the polycrystalline silicon using the selectively exposed and developed first photoresist film to form a gate electrode 33. And the first photosensitive film is removed.

이어 상기 게이트 전극(33)을 마스크로 이용하여 전면에 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 소오스/드레인 영역(34)을 형성한다.Subsequently, the source / drain regions 34 are formed by implanting and driving in the n-type impurity ions on the entire surface using the gate electrode 33 as a mask.

도 6b에서와 같이, 상기 소오스/드레인 영역(34)을 포함한 전면에 ILD로 BPSG층(35)을 형성한 다음, 상기 BPSG층(35)을 화학 기계적 경연 연마(CMP:Chemical Mechanical Polishing) 공정으로 평탄화시킨다.As shown in FIG. 6B, a BPSG layer 35 is formed of ILD on the front surface including the source / drain region 34, and then the BPSG layer 35 is subjected to a chemical mechanical polishing (CMP) process. Planarize.

이어 평탄화된 상기 BPSG층(35)상에 제 2 감광막을 도포한 다음, 상기 제 2 감광막을 상기 소오스/드레인 영역(34) 상측의 소정부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 BPSG층(35)과 게이트 산화막(32)을 선택적으로 식각하여 콘택홀을 형성하고 상기 제 2 감광막을 제거한다.Subsequently, a second photoresist film is applied on the planarized BPSG layer 35, and then the second photoresist film is selectively exposed and developed to be removed only at a predetermined portion above the source / drain region 34, and then selectively The BPSG layer 35 and the gate oxide layer 32 are selectively etched using the exposed and developed second photoresist layer as a mask to form a contact hole, and the second photoresist layer is removed.

그리고 상기 선택적으로 식각된 BPSG층(35)의 모서리를 아르곤(Ar) 스퍼터(Sputter) 공정으로 식각하여 상기 콘택홀 윗부분이 라운지(Rounding)형태가 되도록 한다. 여기서 상기 BPSG층(35)의 모서리 부분이 다른 부위보다 아르곤 가스와의 접촉 면적이 크므로 식각 속도가 빠르다.In addition, an edge of the selectively etched BPSG layer 35 is etched by an argon (Sputter) process so that the upper portion of the contact hole becomes a lounge. Here, since the edge area of the BPSG layer 35 has a larger contact area with argon gas than other parts, the etching speed is faster.

도 6c에서와 같이, 상기 콘택홀을 포함한 BPSG층(35)상에 베리어층으로써 제 1 티타늄층(36)과 제 1 질화티타늄층(37)을 차례로 형성하고 어닐링(Annealing) 한 후, 상기 제 1 질화티타늄층(37)상에 제 1 금속층(38)을 형성한 다음, 상기 제 1 금속층(38)을 CMP 공정으로 평탄화시킨다.As shown in FIG. 6C, after the first titanium layer 36 and the first titanium nitride layer 37 are sequentially formed and annealed on the BPSG layer 35 including the contact hole, the first titanium layer 36 and the annealing are formed. After forming the first metal layer 38 on the titanium nitride layer 37, the first metal layer 38 is planarized by a CMP process.

이어 평탄화된 상기 제 1 금속층(38)상에 제 3 감광막(39)을 도포한 다음, 상기 제 3 감광막(39)을 상기 콘택홀을 중심으로 제 1 배선이 형성될 부위만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(39)을 마스크로 상기 평탄화된 제 1 금속층(38), 제 1 질화티타늄층(37)과 제 1 티타늄층(36)을 선택적으로 식각하여 제 1 배선을 형성한다. 여기서 상기 제 1 금속층(38)은 티타늄층, 알루미늄층, 티타늄층과 질화티타늄층을 차례로 적층하여 형성 하고, 상기 콘택홀 윗부분을 라운지 형태로 형성하므로써 상기 BPSG층(35)의 스텝 커버리지(Step Coverage)가 개선되어 플러그가 없는 제 1 배선을 형성한다.Subsequently, a third photoresist layer 39 is coated on the planarized first metal layer 38, and then the third photoresist layer 39 is selectively exposed so that only portions where first wirings are to be formed are formed around the contact hole. After the development, the planarized first metal layer 38, the first titanium nitride layer 37 and the first titanium layer 36 are selectively etched using the selectively exposed and developed third photoresist layer 39 as a mask. To form the first wiring. Here, the first metal layer 38 is formed by sequentially stacking a titanium layer, an aluminum layer, a titanium layer, and a titanium nitride layer, and forming the upper portion of the contact hole in a lounge shape, thereby providing step coverage of the BPSG layer 35. ) Is improved to form a plugless first wiring.

도 6d에서와 같이, 상기 제 3 감광막(39)을 제거한 다음, 상기 제 1 배선을 포함한 BPSG층(35)상에 제 1 IMD층(40)을 형성한 후, 상기 제 1 IMD층(40)을 CMP 공정으로 평탄화시킨다.As shown in FIG. 6D, after the third photoresist layer 39 is removed, a first IMD layer 40 is formed on the BPSG layer 35 including the first wiring, and then the first IMD layer 40 is formed. Is planarized by CMP process.

이어 평탄화된 상기 제 1 IMD층(40)상에 제 4 감광막을 도포한 다음, 상기 제 4 감광막을 상기 콘택홀 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 제 1 IMD층(40)을 선택적으로 식각하여 비아홀을 형성하고 상기 제 4 감광막을 제거한다.Subsequently, after applying a fourth photoresist film on the planarized first IMD layer 40, the fourth photoresist film is selectively exposed and developed to be removed only on the upper side of the contact hole, and then the selectively exposed and developed fourth The first IMD layer 40 is selectively etched using the photoresist mask to form via holes, and the fourth photoresist layer is removed.

여기서, 상기 콘택홀과 비아홀을 지름이 0.5㎛ 이하가 되로록 형성한다.Here, the contact hole and the via hole are formed to have a diameter of 0.5 μm or less.

그리고 상기 선택적으로 식각된 제 1 IMD층(40)의 모서리를 Ar 스퍼터 공정으로 식각하여 상기 비아홀 윗부분이 라운지 형태가 되도록 한 후, 상기 비아홀을 포함한 제 1 IMD층(40)상에 베리어층으로써 제 2 티타늄층(41)과 제 2 질화티타늄층(42)을 차례로 형성하고, 상기 제 2 질화티타늄층(42)상에 상기 제 1 금속층(38)과 같은 구성 성분으로 적층한 제 2 금속층(43)을 형성한다.The edge of the selectively etched first IMD layer 40 is etched by an Ar sputtering process so that the upper portion of the via hole is in a lounge shape, and then the barrier layer is formed on the first IMD layer 40 including the via hole. The second metal layer 43 in which a second titanium layer 41 and a second titanium nitride layer 42 are formed in this order, and are laminated on the second titanium nitride layer 42 with the same constituents as the first metal layer 38. ).

도 6e에서와 같이, 상기 제 2 금속층(43)을 CMP 공정으로 평탄화시킨 다음, 평탄화된 상기 제 2 금속층(43)상에 제 5 감광막(44)을 도포한 후, 상기 제 5 감광막(44)을 상기 비아홀을 중심으로 제 1 배선 상측에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막(44)을 마스크로 상기 평탄화된 제 2 금속층(43), 제 2 질화티타늄층(42)과 제 2 티타늄층(41)을 선택적으로 식각하여 제 2 배선을 형성한다. 여기서 상기 비아홀 윗부분을 라운지 형태로 형성하므로써 상기 제 1 IMD층(40)의 스텝 커버리지가 개선되어 플러그가 없는 제 2 배선을 형성한다.As shown in FIG. 6E, the second metal layer 43 is planarized by a CMP process, and then a fifth photosensitive film 44 is coated on the planarized second metal layer 43, and then the fifth photosensitive film 44 is applied. Is selectively exposed and developed so as to remain only above the first wiring around the via hole, and then the planarized second metal layer 43 and the second titanium nitride using the selectively exposed and developed fifth photosensitive film 44 as a mask. The layer 42 and the second titanium layer 41 are selectively etched to form a second wiring. Here, the step coverage of the first IMD layer 40 is improved by forming the upper portion of the via hole in a lounge to form a second plug-free wiring.

도 6f에서와 같이, 상기 제 5 감광막(44)을 제거한 다음, 상기 제 2 배선을 포함한 제 1 IMD층(40)상에 제 2 IMD층(45)을 형성한 후, 도 1c에서 했던 과정을 반복함으로써 다수개의 배선을 평탄하게 적층하여 형성한다.As shown in FIG. 6F, after the fifth photoresist layer 44 is removed, the second IMD layer 45 is formed on the first IMD layer 40 including the second wiring. By repeating, a plurality of wirings are stacked and formed flat.

본 발명의 반도체 소자의 배선 구조 및 그의 형성 방법에 있어서는 다음과 같은 효과가 있다.The wiring structure of the semiconductor element of the present invention and the formation method thereof have the following effects.

첫째, 베리어층과 금속층이 적층된 배선층과 IMD층 그리고 ILD층을 CMP 공정으로 평탄화시키므로 적층되는 배선 수가 많아져도 다층의 스택트-비아 구조가 안정하다.First, since the wiring layer, the IMD layer, and the ILD layer on which the barrier layer and the metal layer are stacked are planarized by the CMP process, the stack-via structure of the multilayer is stable even if the number of wiring layers is increased.

둘째, 상기 첫번째의 효과와 같이 배선층이 평탄하기 때문에 비아홀들의 위치가 같게되어 칩사이즈가 감소한다.Second, as in the first effect, since the wiring layer is flat, the positions of the via holes are the same, thereby reducing the chip size.

셋째, 텅스텐 플러그들을 사용하지 않고 배선층을 형성하므로 콘택홀 및 비아홀 저항이 감소한다.Third, since the wiring layer is formed without using tungsten plugs, the contact hole and via hole resistances are reduced.

넷째, 상기 첫째, 둘째, 셋째의 효과로 0.5㎛ 이하의 인터커렉션 기술 및 다층의 스택트-비아 구조 구현이 가능하다.Fourth, the first, second, and third effects enable the interaction technology of 0.5 μm or less and the multilayer stack-via structure.

Claims (7)

기판:Board: 상기 기판상에 콘택홀을 가지며 평탄하게 형성되는 절연막;An insulating film having a contact hole on the substrate and being formed flat; 상기 콘택홀을 포함한 상기 절연막상에 단면이 T형태이고 상면이 평탄하게 형성되는 배선층을 포함하여 구성됨을 특징으로 하는 반도체 소자의 배선 구조.And a wiring layer having a T-shaped cross section and a flat upper surface on the insulating film including the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀의 윗부분이 라운지 형태임을 특징으로 하는 반도체 소자의 배선 구조.The upper portion of the contact hole is a wiring structure of a semiconductor device, characterized in that the lounge. 제 1 항에 있어서,The method of claim 1, 상기 배선층은 베리어층과 금속층의 적층으로 구성됨을 특징으로 하는 반도체 소자의 배선 구조.The wiring layer is a wiring structure of a semiconductor device, characterized in that consisting of a layer of a barrier layer and a metal layer. 제 1 항에 있어서,The method of claim 1, 상기 배선층상에 제 2 콘택홀을 갖는 제 2 절연막과, 상기 제 2 콘택홀을 포함하여 상기 제 2 절연막상에 형성된 제 2 배선층을 더 포함하여 구성됨을 특징으로 하는 반도체 소자의 배선 구조.And a second wiring layer having a second contact hole on the wiring layer, and a second wiring layer formed on the second insulating film including the second contact hole. 기판상에 평탄하게 절연막을 형성하는 제 1 단계;A first step of forming an insulating film evenly on the substrate; 상기 절연막의 소정영역을 식각하여 윗부분이 라운지형태인 콘택홀을 형성하는 제 2 단계;Etching a predetermined region of the insulating layer to form a contact hole, the upper portion of which is a lounge; 상기 콘택홀을 포함하여 상기 절연막상에 전도층을 평탄하게 형성하는 제 3 단계;A third step of flatly forming a conductive layer on the insulating layer including the contact hole; 상기 전도층을 선택적으로 식각하여 배선층을 형성하는 제 4 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 형성 방법.And forming a wiring layer by selectively etching the conductive layer. 상기 제 5 항에 있어서,The method of claim 5, 상기 제 3 단계이후에, 상기 제 1, 제 2 그리고 제 3 단계를 반복하여 제 2 배선층을 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 형성 방법.And after the third step, repeating the first, second and third steps, further comprising a second wiring layer. 상기 제 5 항에 있어서,The method of claim 5, 상기 배선층은 베리어층과 금속층의 적층으로 형성함을 특징으로 하는 반도체 소자의 배선 형성 방법.And wherein the wiring layer is formed by lamination of a barrier layer and a metal layer.
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