JP3210462B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体装置における配
線技術に係り、特に多層配線技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring technique in a semiconductor device, and more particularly to a multilayer wiring technique.
【０００２】[0002]
【従来の技術】近年、半導体集積回路によるメモリーに
おいては、大容量化、高速化のために集積度が高くなっ
ている。このため、デザイン・ルールにおける集積回路
を構成する配線の幅及び間隔共に狭くなっている。さら
に、Ａｌ等による配線を複数層形成する多層配線技術が
開発されている。2. Description of the Related Art In recent years, in a memory using a semiconductor integrated circuit, the degree of integration has been increased in order to increase the capacity and speed. For this reason, both the width and the interval of the wiring constituting the integrated circuit in the design rule are narrowed. Further, a multi-layer wiring technique for forming a plurality of wirings of Al or the like has been developed.
【０００３】従来の多層配線構造の形成方法を図５に示
した半導体装置の断面を参照しながら説明する。図にお
いて、50はシリコン半導体基板であり、51，51，…は不
純物拡散層である。また、52はシリコン酸化膜であり、
53，…は多結晶シリコン配線である。これら配線53，…
およびシリコン酸化膜52上の全面に新たにシリコン酸化
膜54を形成する。その後、絶縁物を堆積し、これをアニ
ールして表面が平坦化された絶縁膜55を形成する。そし
て、異方性エッチング法により上記拡散層51，51，…上
の酸化膜52と54および絶縁膜55に拡散層51，51，…に通
じるコンタクト孔を形成する。次に、全面に配線金属を
堆積する。そして、これをリソグラフィー技術によりエ
ッチングして第１層配線56，56，…を形成する。それか
ら、全面にシリコン酸化膜を堆積させた後、これをエッ
チバック法により表面を平坦化させて層間絶縁膜57を形
成する。次に、第１層配線と同様にして、第２層配線5
8，58，…を形成する。そして、全面にシリコン酸化膜5
9を形成する。A conventional method for forming a multilayer wiring structure will be described with reference to the cross section of a semiconductor device shown in FIG. In the figure, 50 is a silicon semiconductor substrate, and 51, 51, ... are impurity diffusion layers. 52 is a silicon oxide film,
53 are polycrystalline silicon wirings. These wirings 53, ...
Then, a new silicon oxide film 54 is formed on the entire surface of the silicon oxide film 52. Thereafter, an insulator is deposited and annealed to form an insulating film 55 having a planarized surface. Then, contact holes communicating with the diffusion layers 51, 51,... Are formed in the oxide films 52 and 54 and the insulating film 55 on the diffusion layers 51, 51,. Next, a wiring metal is deposited on the entire surface. Then, this is etched by lithography technology to form first layer wirings 56, 56,... Then, after depositing a silicon oxide film on the entire surface, the surface thereof is flattened by an etch back method to form an interlayer insulating film 57. Next, in the same manner as the first layer wiring, the second layer wiring 5 is formed.
8, 58, ... are formed. Then, a silicon oxide film 5
Form 9
【０００４】上記配線56，56，…同士の間隔は、素子の
集積度を上げるためにリソグラフィー技術で可能な限り
狭く形成されている。この配線間隔の限界はリソグラフ
ィー技術において使用する配線パターンを半導体基板上
に転写する転写光の解像力により決まる。一方、配線の
幅も、通常はリソグラフィー技術で形成できる最も狭い
ものにされる。しかし、この幅の配線ではエレクトロ・
マイグレーションが起きる場合は、通常の配線よりも幅
の広い配線が形成される。The distance between the wirings 56, 56,... Is formed as narrow as possible by lithography technology in order to increase the degree of integration of the elements. The limit of the wiring interval is determined by the resolution of transfer light for transferring a wiring pattern used in lithography onto a semiconductor substrate. On the other hand, the width of the wiring is also usually made the narrowest that can be formed by lithography. However, with this width of wiring,
When migration occurs, a wiring wider than a normal wiring is formed.
【０００５】図６は図５を使って説明した方法で形成し
た半導体装置で、第１層配線56，56，…の一部を通常の
幅よりも広く形成し、全ての高さを図５の第１層配線よ
りも低くしたものである。FIG. 6 shows a semiconductor device formed by the method described with reference to FIG. 5, in which a part of the first-layer wirings 56, 56,. Is lower than the first layer wiring.
【０００６】[0006]
【発明が解決しようとする課題】上記したように、エレ
クトロ・マイグレーションを防ぐために配線幅を広くし
た場合、配線間隔を狭くすることはできないため、半導
体素子のチップ・サイズが増大するという問題がある。
このチップ・サイズの増大を防ぐため、配線幅を変えず
に配線高を増加させる場合では、同層配線間に生じる溝
のアスペクト比（溝の深さ／溝の幅）が増加する。この
ため、溝を絶縁物で埋めることが困難となり、層間絶縁
層に平坦化不良が生じる。したがって、上層の配線には
段差ができ、断線する恐れが生じるという問題がある。As described above, if the wiring width is widened to prevent electromigration, the wiring interval cannot be narrowed, so that there is a problem that the chip size of the semiconductor element increases. .
When the wiring height is increased without changing the wiring width in order to prevent the chip size from increasing, the aspect ratio of the grooves (groove depth / groove width) generated between the wirings in the same layer increases. For this reason, it becomes difficult to fill the groove with an insulator, and poor planarization occurs in the interlayer insulating layer. Therefore, there is a problem that a step is formed in the wiring in the upper layer, which may cause a disconnection.
【０００７】この発明は上記の事情を考慮してなされた
ものであり、その目的はリソグラフィー技術で決まる同
層配線間隔よりも狭い配線間隔の配線構造を持ち、さら
に層間絶縁膜の平坦化が容易にできる半導体装置の製造
方法を提供することである。The present invention has been made in consideration of the above circumstances, and has as its object to provide a wiring structure having a wiring interval narrower than the same-layer wiring interval determined by lithography technology, and to further facilitate the planarization of an interlayer insulating film. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can be manufactured at a low cost.
【０００８】[0008]
【課題を解決するための手段】この発明による半導体装
置の製造方法は半導体基板上の全面に絶縁物を堆積して
層間絶縁膜を形成する工程と、上記層間絶縁膜に第１の
コンタクト孔群を形成する工程と、上記第１のコンタク
ト孔群を一部とする第１の金属配線群を形成する工程
と、上記第１の金属配線群同士の間にできる溝が完全に
埋め尽くされることがない厚さに絶縁物を全面に堆積し
て絶縁層を形成する工程と、上記絶縁層と上記層間絶縁
膜に第２のコンタクト孔群を形成する工程と、上記溝が
完全に埋め尽くされるまで全面に導電物を堆積する工程
と、上記第１の金属配線群の上部の上記絶縁層の表面が
露出するまで上記導電物をエッチバックして第２の金属
配線群を形成する工程とを具備したことを特徴とする。A method of manufacturing a semiconductor device according to the present invention comprises the steps of: depositing an insulator over the entire surface of a semiconductor substrate to form an interlayer insulating film; and forming a first contact hole group in the interlayer insulating film. Forming the first contact hole group, forming the first metal line group as a part of the first contact hole group, and completely filling the grooves formed between the first metal line groups. Forming an insulating layer by depositing an insulator over the entire surface to a thickness that does not have a thickness, forming a second contact hole group in the insulating layer and the interlayer insulating film, and completely filling the groove. A step of depositing a conductive material on the entire surface up to and a step of forming a second metal wiring group by etching back the conductive material until the surface of the insulating layer above the first metal wiring group is exposed. It is characterized by having.
【０００９】[0009]
【作用】エッチバックされた後、第２の金属配線となら
ずに残った導電物は第１および第２の金属配線群とによ
り形成される溝を埋めている。この残った導電物は、エ
ッチバック後の第１および第２の金属配線群により形成
される配線層の表面を平坦にする。After the etch-back, the conductive material remaining without forming the second metal wiring fills the groove formed by the first and second metal wiring groups. The remaining conductor flattens the surface of the wiring layer formed by the first and second metal wiring groups after the etch back.
【００１０】[0010]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１および図２はこの発明の第１の実施例
に係る半導体装置の製造工程を示す断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. 1 and 2 are cross-sectional views showing the steps of manufacturing a semiconductor device according to a first embodiment of the present invention.
【００１１】まず、図１の（ａ）に示すように、Ｐ型の
シリコン半導体基板10にヒ素をイオン注入してＮ型の拡
散層11，11，…を形成する。また、基板10にフッ化ボロ
ンをイオン注入してＰ型の拡散層12，…を形成する。次
に、熱酸化法により半導体基板10の表面にシリコン酸化
膜13を形成する。そして、多結晶シリコンを全面に４０
０ｎｍ堆積した後、これをリソグラフィー技術によって
パターニングして多結晶シリコン配線14，…を形成す
る。そして、層間絶縁膜としてシリコン酸化膜15と低温
リフロー用の高濃度不純物含有の絶縁膜、例えばＢＰＳ
Ｇ膜16とを合計１０００ｎｍの厚さにＣＶＤ法により堆
積させる。そして、このＢＰＳＧ膜16を９００℃で３０
分間アニールすることにより、ＢＰＳＧ膜16の表面を平
坦化させる。First, as shown in FIG. 1A, arsenic is ion-implanted into a P-type silicon semiconductor substrate 10 to form N-type diffusion layers 11, 11,... In addition, boron fluoride is ion-implanted into the substrate 10 to form P-type diffusion layers 12,. Next, a silicon oxide film 13 is formed on the surface of the semiconductor substrate 10 by a thermal oxidation method. Then, apply polycrystalline silicon to the entire surface
After depositing 0 nm, this is patterned by lithography to form polycrystalline silicon wirings 14,. Then, a silicon oxide film 15 as an interlayer insulating film and an insulating film containing high-concentration impurities for low-temperature reflow, for example, BPS
The G film 16 is deposited to a total thickness of 1000 nm by the CVD method. Then, the BPSG film 16 is heated at 900 ° C. for 30 minutes.
The surface of the BPSG film 16 is planarized by annealing for minutes.
【００１２】次に図１の（ｂ）の状態にするため、ま
ず、上記拡散層11，11，…に対応する領域を開孔部とす
るマスクを上記ＢＰＳＧ膜16上に形成する。このマスク
を使い拡散層11，11，…の表面が露出するまで異方性エ
ッチングを行って、コンタクト孔を形成する。そして、
全面に配線金属、例えばＡｌ−Ｓｉ，Ｃｕ−Ｓｉからな
る合金を１０００ｎｍの厚さにスパッタ堆積させる。こ
の配線金属をパターニングして第１の金属配線群17，1
7，…を形成する。次に、全面に層間絶縁膜としてシリ
コン酸化膜18を第１の金属配線群17，17，…同士の間の
溝が埋め尽くされことのない厚さに堆積させる。Next, in order to obtain the state shown in FIG. 1B, first, a mask having openings corresponding to the regions corresponding to the diffusion layers 11, 11,... Is formed on the BPSG film 16. Using this mask, the contact holes are formed by performing anisotropic etching until the surfaces of the diffusion layers 11, 11,... Are exposed. And
A wiring metal, for example, an alloy of Al-Si or Cu-Si is sputter-deposited on the entire surface to a thickness of 1000 nm. This wiring metal is patterned to form a first metal wiring group 17, 1
Form 7, ... Next, a silicon oxide film 18 is deposited on the entire surface as an interlayer insulating film to a thickness that does not completely fill the grooves between the first metal wiring groups 17, 17,.
【００１３】次に図１の（ｃ）の状態にするため、ま
ず、上記第１の金属配線群17，17，…同士の間にある拡
散層12，…の表面を露出させるコンタクト孔を周知の方
法により形成する。それから、全面に配線金属、例えば
Ａｌ−Ｓｉ，Ｃｕ−Ｓｉ等の合金を１０００ｎｍの厚さ
にスパッタ堆積させ、配線金属層19を形成する。次に、
平坦化加工材料としてエッチング・レートが配線金属層
19と同等なレジスト20を表面に段差がなくなるまで塗布
する。Next, in order to obtain the state shown in FIG. 1C, first, contact holes for exposing the surfaces of the diffusion layers 12, between the first metal wiring groups 17, 17,. It is formed by the method described above. Then, a wiring metal, for example, an alloy of Al-Si, Cu-Si or the like is sputter-deposited on the entire surface to a thickness of 1000 nm to form a wiring metal layer 19. next,
Wiring metal layer with etching rate as planarization material
A resist 20 equivalent to 19 is applied until there is no step on the surface.
【００１４】次に図２の（ａ）の状態にするため、上記
レジスト20と配線金属層18を異方性エッチングによりエ
ッチバックする。この場合、エッチバックは上記第１の
金属配線群17，17，…の上部のシリコン酸化膜18の表面
が露出するまで行う。それから、残っているレジスト20
を剥離し、第２の金属配線群21，…を形成する。これに
より、第１の金属配線群17，17，…と第２の金属配線群
21，…とからなる第１層金属配線が完成する。この際、
上記配線金属層19の一部はフローティング・ワイヤ22，
22，…として第２の金属配線群21，21，…とならずに残
り、後に形成する上層配線のための平坦化材となる。Next, in order to obtain the state shown in FIG. 2A, the resist 20 and the wiring metal layer 18 are etched back by anisotropic etching. In this case, the etch back is performed until the surface of the silicon oxide film 18 on the first metal wiring group 17, 17,... Is exposed. Then the remaining resist 20
Are formed to form second metal wiring groups 21,... Thus, the first metal wiring group 17, 17,... And the second metal wiring group
The first-layer metal wiring composed of 21,... Is completed. On this occasion,
Part of the wiring metal layer 19 is a floating wire 22,
.. Remain as the second metal wiring groups 21, 21,... And serve as a planarizing material for an upper wiring to be formed later.
【００１５】次に図２の（ｂ）に示すように、全面に層
間絶縁膜として、例えばシリコン酸化膜23を５００ｎｍ
堆積させる。続いて、全面に配線金属、例えばＡｌ−Ｓ
ｉ，Ｃｕ−Ｓｉ等の合金を１０００ｎｍの厚さにスパッ
タ堆積させ、これをパターニングして第２層金属配線2
4，24，…を形成する。そして、第２層金属配線24，2
4，…の表面保護のためにシリコン酸化膜25を２００ｎ
ｍ堆積させる。Next, as shown in FIG. 2B, a silicon oxide film 23, for example, having a thickness of 500 nm as an interlayer insulating film is formed on the entire surface.
Deposit. Subsequently, a wiring metal, for example, Al-S
i, an alloy such as Cu-Si is sputter-deposited to a thickness of 1000 nm, and this is patterned to form a second-layer metal wiring 2.
4, 24, ... are formed. Then, the second layer metal wirings 24, 2
Silicon oxide film 25 200n for surface protection of 4, ...
m.
【００１６】この実施例により製造された半導体装置の
同層の配線同士は堆積により形成された絶縁膜で分離さ
れている。この絶縁膜の厚さは絶縁物の堆積時間を変え
ることにより自由に設定でき、リソグラフィー技術で加
工できる配線間隔よりも薄くしてある。したがって、こ
の発明を実施した半導体装置においては、、集積度を向
上させることができる。In the semiconductor device manufactured according to this embodiment, wirings in the same layer are separated from each other by an insulating film formed by deposition. The thickness of the insulating film can be freely set by changing the deposition time of the insulator, and is made thinner than the wiring interval that can be processed by lithography. Therefore, in the semiconductor device embodying the present invention, the degree of integration can be improved.
【００１７】さらに、この実施例による半導体装置にお
いてはＰ型の拡散層12，12，…と接続している第２の金
属配線群21，21，…はＰ型である半導体基板10と常に同
電位となる。このため、この第２の金属配線群21，21，
…は上記半導体装置を高周波動作させたときに第１の金
属配線群17，17，…同士の間で生じるクロストーク現象
による信号ノイズ（電圧ノイズ）を防止するシールドと
して働く。従って、この発明を今後の大容量かつ高速・
高周波動作をするメモリ・デバイスに実施した場合、そ
の設計およびプロセスに大きな自由度を与えることがで
きる。図３および図４はこの発明の第２の実施例に係る
半導体装置の製造工程を示す断面図である。Further, in the semiconductor device according to this embodiment, the second metal wiring groups 21, 21,... Connected to the P-type diffusion layers 12, 12,. Potential. Therefore, the second metal wiring groups 21, 21,.
.. Function as a shield for preventing signal noise (voltage noise) due to a crosstalk phenomenon occurring between the first metal wiring groups 17, 17,... When the semiconductor device is operated at a high frequency. Therefore, this invention will be applied to future large-capacity
When implemented in a memory device that operates at a high frequency, a great deal of freedom can be given to its design and process. 3 and 4 are cross-sectional views showing the steps of manufacturing a semiconductor device according to a second embodiment of the present invention.
【００１８】まず、図３の（ａ）に示すように、Ｐ型の
シリコン半導体基板30にヒ素をイオン注入してＮ型の拡
散層31，…を形成する。次に、熱酸化により半導体基板
30の表面にシリコン酸化膜32を２００ｎｍの厚さに形成
する。そして、多結晶シリコンを全面に４００ｎｍ堆積
した後、これをリソグラフィー技術によてパターニング
して多結晶シリコン配線33，…を形成する。次に、層間
絶縁膜としてシリコン酸化膜34と低温リフロー用高濃度
不純物含有の絶縁膜、例えばＢＰＳＧ膜35とを合計１０
００ｎｍの厚さにＣＶＤ法により堆積させる。そして、
このＢＰＳＧ膜35を９００℃で３０分間アニールするこ
とにより、ＢＰＳＧ膜35の表面を平坦化させる。First, as shown in FIG. 3A, arsenic is ion-implanted into a P-type silicon semiconductor substrate 30 to form N-type diffusion layers 31,. Next, the semiconductor substrate is
A silicon oxide film 32 is formed to a thickness of 200 nm on the surface of 30. After polycrystalline silicon is deposited on the entire surface to a thickness of 400 nm, this is patterned by lithography to form polycrystalline silicon wirings 33,. Next, a silicon oxide film 34 and an insulating film containing high-concentration impurities for low-temperature reflow, for example, a BPSG film 35,
It is deposited to a thickness of 00 nm by the CVD method. And
The surface of the BPSG film 35 is flattened by annealing the BPSG film 35 at 900 ° C. for 30 minutes.
【００１９】次に図３の（ｂ）の状態にするため、ま
ず、上記拡散層31，…に対応する領域を開孔部とするマ
スクを上記ＢＰＳＧ膜35上に形成する。このマスクを使
い拡散層31，…の表面が露出するまで異方性エッチング
を行って、コンタクト孔を形成する。そして、全面に第
１の配線金属、例えばＡｌ−Ｓｉ，Ｃｕ−Ｓｉ等の合金
を８００ｎｍの厚さにスパッタ堆積させる。この配線金
属をパターニングして第１層金属配線36，36，…を形成
する。Next, in order to obtain the state shown in FIG. 3B, first, a mask having openings corresponding to the diffusion layers 31,... Is formed on the BPSG film 35. Using this mask, anisotropic etching is performed until the surfaces of the diffusion layers 31,... Are exposed to form contact holes. Then, a first wiring metal, for example, an alloy such as Al-Si or Cu-Si is sputter-deposited on the entire surface to a thickness of 800 nm. This wiring metal is patterned to form first layer metal wirings 36, 36,.
【００２０】次に図３の（ｃ）の状態にするため、ま
ず、全面に絶縁膜として、例えばシリコン酸化膜37を薄
く、例えば２００ｎｍ堆積させる。つづいて、上記第１
層金属配線36，36，…の中で電流容量を大きくして信頼
性を強化したい各配線上の酸化膜37をリソグラフィー技
術を用いて選択的に除去する。この酸化膜37の除去は上
記各配線の一部あるいは全部の表面が露出するまで行
う。次に、全面に第２の配線金属、例えばＡｌ−Ｓｉ，
Ｃｕ−Ｓｉ等の合金を１２００ｎｍの厚さにスパッタ堆
積させる。さらに、平坦化材としてレジストを塗布した
後、第１層金属配線36，36，…上の酸化膜37の表面が露
出するまで異方性エッチングによりエッチバック加工す
る。これにより、第１層金属配線36，36，…の中で表面
の酸化膜37が除去されたものは、第２の配線金属と接触
して体積を増している。また、エッチバック後、第２の
配線金属の中で第１層金属配線36，36，…と接触してい
ない部分はフローティング・ワイヤ38，38，…として残
るため、表面が平坦となる。Next, in order to obtain the state shown in FIG. 3C, first, a thin silicon oxide film 37, for example, 200 nm is deposited as an insulating film on the entire surface. Then, the first
The oxide film 37 on each of the metal wiring layers 36, 36,... For which the current capacity is to be increased and the reliability is to be enhanced is selectively removed by lithography. The removal of the oxide film 37 is performed until a part or the entire surface of each wiring is exposed. Next, a second wiring metal such as Al-Si,
An alloy such as Cu-Si is sputter deposited to a thickness of 1200 nm. Further, after a resist is applied as a planarizing material, an etch-back process is performed by anisotropic etching until the surface of the oxide film 37 on the first-layer metal wirings 36, 36,. Thus, the first-layer metal wirings 36, 36,... From which the oxide film 37 on the surface is removed have increased in volume in contact with the second wiring metal. After the etch-back, portions of the second wiring metal that are not in contact with the first-layer metal wirings 36, 36,... Remain as floating wires 38, 38,.
【００２１】次に図４に示すように、全面に層間絶縁膜
として、例えばシリコン酸化膜39を７００ｎｍ堆積させ
る。そして、全面に配線金属、例えばＡｌ−Ｓｉ，Ｃｕ
−Ｓｉ等の合金を１０００ｎｍの厚さにスパッタ堆積さ
せ、これをパターニングして第２層金属配線40，40，…
を形成する。そして、第２層金属配線40，40，…の表面
保護のためにシリコン酸化膜41を２００ｎｍ堆積させ
る。Next, as shown in FIG. 4, a silicon oxide film 39, for example, having a thickness of 700 nm is deposited as an interlayer insulating film on the entire surface. Then, wiring metal, for example, Al-Si, Cu
An alloy such as Si is sputter-deposited to a thickness of 1000 nm, and is patterned to form second-layer metal wirings 40, 40,.
To form Then, a silicon oxide film 41 is deposited to a thickness of 200 nm to protect the surfaces of the second-layer metal wirings 40, 40,.
【００２２】この実施例により製造された半導体装置で
は、第１の実施例と同様に、同層の各配線の中で第１と
第２の配線金属とからなる配線と第１の配線金属のみか
らなる配線が隣り合うところでは、堆積時間により膜厚
を変えることができる絶縁膜で分離されている。したが
って、従来のリソグラフィー技術による加工限界以下の
配線間隔を有する配線を形成することができる。In the semiconductor device manufactured according to this embodiment, similarly to the first embodiment, only the first wiring metal and the wiring composed of the first and second wiring metals among the wirings in the same layer are used. Are separated by an insulating film whose film thickness can be changed depending on the deposition time. Therefore, it is possible to form a wiring having a wiring interval equal to or less than a processing limit by the conventional lithography technology.
【００２３】[0023]
【発明の効果】以上、説明したようにこの発明によれ
ば、リソグラフィー技術で決まる同層配線間隔よりも狭
い配線間隔の配線構造を持ち、さらに層間絶縁膜の平坦
化が容易にできる半導体装置の製造方法を提供できる。According to the present invention, as described above, according to the present invention, there is provided a semiconductor device having a wiring structure having a wiring interval narrower than the same-layer wiring interval determined by the lithography technique and capable of easily planarizing an interlayer insulating film. A manufacturing method can be provided.
【図面の簡単な説明】[Brief description of the drawings]
【図１】この発明による半導体装置の製造方法の第１の
実施例を示す工程断面図。FIG. 1 is a process sectional view showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
【図２】図１に続く工程断面図。FIG. 2 is a process sectional view following FIG. 1;
【図３】この発明による半導体装置の製造方法の第２の
実施例を示す工程断面図。FIG. 3 is a process sectional view showing a second embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図４】図３に続く工程断面図。FIG. 4 is a process sectional view following FIG. 3;
【図５】従来の半導体装置の断面図。FIG. 5 is a cross-sectional view of a conventional semiconductor device.
【図６】従来の半導体装置の断面図。FIG. 6 is a cross-sectional view of a conventional semiconductor device.
10，30…半導体装置、11，31…Ｎ型拡散層、12…Ｐ型拡
散層、13，15，18，23，25，32，34，37，39，41…シリ
コン酸化膜、14…多結晶シリコン配線、17，21，36…第
１層金属配線、22，38…フローティング・ワイヤ、24，
40…第２層金属配線。10, 30: semiconductor device, 11, 31, N-type diffusion layer, 12: P-type diffusion layer, 13, 15, 18, 23, 25, 32, 34, 37, 39, 41: silicon oxide film, 14: many Crystalline silicon wiring, 17, 21, 36 ... first layer metal wiring, 22, 38 ... floating wire, 24,
40 ... Second layer metal wiring.
Claims (2)
層間絶縁膜を形成する工程と、 上記層間絶縁膜に第１のコンタクト孔群を形成する工程
と、 上記第１のコンタクト孔群を一部とする第１の金属配線
群を形成する工程と、 上記第１の金属配線群同士の間にできる溝が完全に埋め
尽くされることがない厚さに絶縁物を全面に堆積して絶
縁層を形成する工程と、 上記絶縁層と上記層間絶縁膜に第２のコンタクト孔群を
形成する工程と、 上記溝が完全に埋め尽くされるまで全面に導電物を堆積
する工程と、 上記第１の金属配線群の上部の上記絶縁層の表面が露出
するまで上記導電物をエッチバックして第２の金属配線
群を形成する工程とを具備したことを特徴とする半導体
装置の製造方法。A step of depositing an insulator on the entire surface of the semiconductor substrate to form an interlayer insulating film; a step of forming a first contact hole group in the interlayer insulating film; and a step of forming the first contact hole group. Forming a first metal wiring group having a part as a part thereof; and depositing an insulator over the entire surface to a thickness such that a groove formed between the first metal wiring groups is not completely filled. Forming an insulating layer; forming a second group of contact holes in the insulating layer and the interlayer insulating film; depositing a conductive material on the entire surface until the groove is completely filled; Forming a second metal wiring group by etching back the conductive material until the surface of the insulating layer above the first metal wiring group is exposed.
と、 上記金属配線同士の間にできる溝が完全には埋め尽くさ
れることがない厚さに絶縁物を全面に堆積して絶縁層を
形成する工程と、 上記絶縁層に上記金属配線が露出する開孔部を形成する
工程と、 上記溝が完全に埋め尽くされるまで全面に導電物を堆積
する工程と、 上記金属配線上の上記絶縁層の表面が露出するまで上記
導電物をエッチバックする工程とを具備したことを特徴
とする半導体装置の製造方法。2. A step of forming a metal wiring on a semiconductor substrate, and depositing an insulating material on the entire surface to a thickness such that a groove formed between the metal wirings is not completely filled. Forming an opening in which the metal wiring is exposed in the insulating layer; depositing a conductive material on the entire surface until the groove is completely filled; Etching back the conductive material until the surface of the layer is exposed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01352393A JP3210462B2 (en) | 1993-01-29 | 1993-01-29 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01352393A JP3210462B2 (en) | 1993-01-29 | 1993-01-29 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232124A JPH06232124A (en) | 1994-08-19 |
| JP3210462B2 true JP3210462B2 (en) | 2001-09-17 |
Family
ID=11835518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01352393A Expired - Lifetime JP3210462B2 (en) | 1993-01-29 | 1993-01-29 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210462B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321545A (en) * | 1995-05-24 | 1996-12-03 | Yamaha Corp | Wiring forming method |
-
1993
- 1993-01-29 JP JP01352393A patent/JP3210462B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232124A (en) | 1994-08-19 |
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