KR100267010B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 동일한 칩 상에 서로 다른 두께의 게이트 산화막을 형성하는 반도체 장치의 제조 방법에 관한 것으로, 노멀 전압 영역 및 고 전압 영역이 정의된 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극층이 형성된다. 이때, 상기 노멀 전압 영역의 활성영역이 고전압 영역의 활성영역 보다 상대적으로 더 넓은 폭을 갖도록 형성된다. 게이트 전극층의 양측 벽에 산화막 스페이서가 형성된 후, 습식 산화공정이 수행된다. 이때, 고 전압 영역의 게이트 산화막이 노멀 전압 영역의 게이트 산화막보다 더 두껍게 성장된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 고 전압 영역이 노멀 전압 영역에 비해 상대적으로 좁은 폭의 활성영역을 갖도록 형성되고, 게이트 전극층 형성 후 습식 산화공정이 수행됨으로써, 동일한 칩 상에 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 고 전압 영역의 게이트 산화막의 두께를 노멀 전압 영역의 게이트 산화막보다 더 두껍게 형성할 수 있으며, 결과적으로 소자의 동작시 고 전압 영역의 게이트 산화막의 브레이크 다운을 방지할 수 있다. 또한, 게이트 패턴 형성 후 게이트 산화막의 두께를 변경할 수 있고, 따라서 소자의 특성 및 그 신뢰도를 향상시킬 수 있다.

Description

반도체 장치의 제조 방법(A METHOD OF FABRICATING SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 동일한 칩(chip) 상에서 서로 다른 두께의 게이트 산화막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 칩의 밀도(chip density)가 증가되고 트랜지스터의 크기가 감소(scale down)되어 왔다. 트랜지스터의 게이트 산화막(gate oxide)의 두께(Tox)도 감소되어 왔다.
도 1은 노멀 전압(normal voltage) 소자 및 고 전압(high voltage) 소자의 각각의 게이트 산화막 두께 변화에 따른 전기장을 보여주는 그래프이다.
도 1을 참조하면, 게이트 산화막의 두께가 감소되면 게이트 산화막의 브레이크다운(breakdown) 발생 가능성이 증가된다. 이를 억제하기 위해, 칩의 동작 전압인 공급 전압(supply voltage; VDD)을 감소시켜야 한다. 한편, 공급 전압을 감소시키면 파우어(power) 및 스피드 저하(speed degradation)가 발생되므로, 이를 억제하기 위해 게이트 산화막을 더욱 감소시켜야 한다.
일정한 공급 전압(VDD)에 대하여 게이트 산화막 두께가 감소되면 트랜지스터의 성능을 개선할 수 있으며, 일정한 게이트 산화막 두께에 대하여 공급 전압(VDD)이 감소되면 파우어 소모를 줄일 수 있다.
그러므로, 게이트 산화막의 브레이크 다운이 발생되지 않는 한계 내에서 일정한 전기장을 유지하며 게이트 산화막 두께를 스케일다운(scale down) 시켜야 하는데, 이를 일정한 전기장 스케일링 법칙(constant electric field scaling law)이라고 한다.
그러나, DRAM 또는 MDL 등과 같이 칩 내에서 셀 어레이(cell array)가 차지하는 비중이 점차 증가되고 있다. 결국, 동일한 칩 내에 형성되는 모든 게이트 산화막 두께를 동일하게 형성하면, 소자 내 가장 큰 비중을 차지하고 있는 셀 어레이 영역의 게이트 산화막의 브레이크 다운이 가장 먼저 발생될 가능성이 높게 된다.
또한, 셀 어레이 내부에서는 공급 전압(VDD) 보다 더 높은 전압(VHDD)이 인가되는 것이 일반적이다. 따라서, 게이트 산화막에 부가되는 전기장이 증가될 뿐아니라, 게이트 산화막의 브레이크 다운이 발생될 확률이 더욱 높게 된다.
셀 어레이 영역의 트랜지스터의 경우, 소자가 고집적화 됨에 따라서 집적도가 1 세대 당 4배씩 증가하기 때문에 트랜지스터의 서브 쓰레스홀드 누설(sub-threshold leakage) 및 게이트 길이의 변화로 인한 문턱 전압의 변화 등이 요구된다. 즉, 게이트 길이가 작아짐에 따라 발생되는 쇼트 채널 효과(short channel effect)에 마진이 요구된다. 또한, 주변 회로 영역의 트랜지스터의 경우, 쇼트 채널 효과의 마진 뿐아니라, 소자의 특성 특히, 드레인 세츄레이션 전류(drain saturation current) IDSAT의 증가가 요구된다.
상술한 바와 같은 문제점들을 해결하기 위한 방법으로서 종래에는 첫째, 서브 마이크론(sub-micron) 트랜지스터에 있어서, 쇼트 채널 효과를 고려하여 트랜지스터의 쓰레스홀드 전압을 조절하기 위해 트랜지스터의 채널 영역의 도핑 농도를 증가시킨다. 그러나, 채널 영역의 도핑 농도가 증가될수록 트랜지스터의 브레이크다운 전압 마진이 감소하게 되고, 게이트 길이에 대한 쓰레스홀드 전압 변화도 증가하게 된다. 즉, 게이트 길이 마진(gate length margin)이 감소된다.
둘째, 셀 어레이 영역의 트랜지스터와 주변 회로 영역의 트랜지스터를 분리하여 제조한다. 즉, 셀 어레이 영역의 게이트 산화막 두께와 주변 회로 영역의 게이트 산화막의 두께를 서로 다르게 형성한다. 주동작 특성이 온/오프인 셀 어레이 영역의 게이트 산화막이 비교적 두껍게 형성됨으로써, 게이트 산화막 특성이 유지되고, 실제 소자 특성을 좌우하는 주변 회로 영역의 게이트 산화막이 비교적 얇게 형성됨으로써 IDSAT이 향상된다. 그러나, 이 방법은 공정이 매우 복잡하여 실용적인 가치가 없는 문제점을 갖는다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 동일한 칩 상에 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 공정을 단순화시킬 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 고 전압 영역에 대해 선택적으로 두꺼운 게이트 산화막을 형성할 수 있고, 이로써 고 전압 영역의 게이트 산화막의 브레이크 다운을 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 게이트 전극 형성 후 게이트 산화막의 두께를 변화시킬 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
도 1은 노멀 전압 소자 및 고 전압 소자의 각각의 게이트 산화막 두께 변화에 따른 전기장을 보여주는 그래프;
도 2는 DRAM 셀의 효율을 보여주는 그래프;
도 3a 및 도 3b는 각각 본 발명의 실시예에 따른 셀 어레이 영역 및 주변 회로 영역의 트랜지스터의 구성을 보여주는 평면도;
도 4a 내지 도 4d는 각각 도 3a 및 도 3b의 절단면 A-A' ~ D-D'에 따른 소자격리막이 형성된 반도체 기판을 보여주는 단면도;
도 5a 내지 도 5d는 각각 도 3a 및 도 3b의 절단면 A-A' ~ D-D'에 따른 게이트 전극층이 형성된 반도체 기판을 보여주는 단면도;
도 6a 내지 도 6d는 각각 도 3a 및 도 3b의 절단면 A-A' ~ D-D'에 따른 습식 산화공정에 의해 서로 다른 게이트 산화막이 형성된 반도체 기판을 보여주는 단면도;
도 7은 본 발명의 실시예에 따른 활성영역의 폭에 대한 유효 게이트 산화막 두께 변화를 보여주는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
2 : 소자격리막 4 - 10 : 활성영역
20 - 30 : 게이트 패턴
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 노멀 전압 영역 및 고 전압 영역이 정의된 반도체 기판 상에 활성영역과 비활성 영역을 정의하여 소자격리막을 형성하되, 노멀 전압 영역의 활성영역이 고 전압 영역의 활성영역 보다 상대적으로 더 넓은 폭을 갖도록 형성하는 단계와; 상기 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극층을 형성하는 단계와; 상기 게이트 전극층 양측 벽에 절연막 스페이서를 형성하는 단계와; 상기 반도체 기판 전면에 습식 산화 방법으로 산화막을 형성하는 단계를 포함하고, 상기 습식 산화막 형성시, 상기 고 전압 영역의 게이트 산화막이 상기 노멀 전압 영역의 게이트 산화막에 비해 더 두껍게 성장된다.
이 방법의 바람직한 실시예에 있어서, 상기 노멀 전압 영역 및 고 전압 영역은, 각각 메모리 소자의 주변 회로 영역 및 셀 어레이 영역이다.
이 방법의 바람직한 실시예에 있어서, 상기 고 전압 영역의 활성영역의 폭은, 약 0.2㎛ 이고, 상기 노멀 전압 영역의 활성영역의 폭은 적어도 0.4㎛이다.
이 방법의 바람직한 실시예에 있어서, 노멀 전압 영역의 게이트 전극층은, 적어도 고 전압 영역의 게이트 전극층의 길이 이상을 갖도록 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 노멀 전압 영역의 게이트 전극층은, 상기 고 전압 영역의 게이트 전극층보다 적어도 1.5배 이상 길게 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 고 전압 영역의 게이트 전극층의 길이는 약 0.2㎛ 이고, 상기 노멀 전압 영역의 게이트 전극층의 길이는 약 0.2㎛ - 3.0㎛ 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막 스페이서는, 산화막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 습식 산화공정의 온도는, 700℃ - 850℃ 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 반도체 장치의 제조 방법은, 상기 절연막 스페이서 형성 전에 상기 게이트 전극층을 포함하여 반도체 기판 상에 산화막을 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 산화막 형성 공정은, 게이트 전극층 하부의 양측 에지 부분의 게이트 산화막이 상대적으로 더 두껍게 성장되도록 하여, 트랜지스터 동작시 게이트 전극층 하부의 양측 에지 부분에 전기장이 집중되는 것을 방지한다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 노멀 전압 영역 및 고 전압 영역이 정의된 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극층이 형성된다. 이때, 상기 노멀 전압 영역의 활성영역이 고전압 영역의 활성영역 보다 상대적으로 더 넓은 폭을 갖도록 형성된다. 게이트 전극층의 양측 벽에 산화막 스페이서가 형성된 후, 습식 산화공정이 수행된다. 이때, 고 전압 영역의 게이트 산화막이 노멀 전압 영역의 게이트 산화막보다 더 두껍게 성장된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 고 전압 영역이 노멀 전압 영역에 비해 상대적으로 좁은 폭의 활성영역을 갖도록 형성되고, 게이트 전극층 형성 후 습식 산화공정이 수행됨으로써, 동일한 칩 상에 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 고 전압 영역의 게이트 산화막의 두께를 노멀 전압 영역의 게이트 산화막보다 더 두껍게 형성할 수 있으며, 결과적으로 소자의 동작시 고 전압 영역의 게이트 산화막의 브레이크다운 방지할 수 있다. 또한, 게이트 패턴 형성 후 게이트 산화막의 두께를 변경할 수 있고, 따라서 소자의 특성 및 그 신뢰도를 향상시킬 수 있다.
이하, 도 2 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 DRAM 셀의 효율(cell efficiency)을 보여주는 그래프이다.
도 2를 참조하면, 최근 DRAM에 있어서, 소자가 고집적화 됨에 따라 셀 효율이 증가되고 있다. 각 소자의 버전(version)에 따라서 그 경향은 다르게 나타난다. 이러한 셀 효율의 증가는 주변 회로 영역은 동일한 회로를 이용하는 반면, 셀 어레이 영역의 밀도가 증가되기 때문에 나타난다. 이로 인하여 셀 어레이의 중요도가 더욱 증가되고 있다.
이때, 셀 효율이 증가함에 따라 셀 어레이 영역 내의 게이트 산화막의 페일(fail) 발생 확률이 더욱 증가되므로, 셀 트랜지스터의 문턱 전압을 높게 유지해야 할 필요가 있게 된다. 따라서, 셀 어레이 영역의 게이트 산화막이 주변 회로 영역의 게이트 산화막보다 더 두껍게 형성되도록 해야 하는 것이다.
본 발명에서는 동일한 칩 상에 30% 이상의 문턱 전압 차를 갖는 노멀 전압 소자 및 고 전압 소자가 형성되도록 한다. 이를 위해, 고 전압 소자의 유효 게이트 산화막의 두께는 노멀 전압 소자의 유효 게이트 산화막보다 더 두껍게 형성된다. 특히, 유효 게이트 산화막의 두께는 게이트 패턴이 완료된 후 변경된다.
도 3a 및 도 3b는 각각 본 발명의 실시예에 따른 셀 어레이 영역 및 주변 회로 영역의 트랜지스터의 구성을 보여주는 평면도이다.
도 3a를 참조하면, 셀 어레이 영역의 트랜지스터는, 약 0.2㎛ 이하의 폭(W1)을 갖는 복수 개의 활성영역(4 -8)과, 이 활성영역(4 - 8)을 가로지르는 약 0.2㎛ 이하의 길이(L1)를 갖는 복수 개의 게이트 패턴(20 - 24)을 포함한다. 참조 번호 2는 소자격리막이 형성된 비활성 영역을 나타낸다.
도 3b에 있어서, 주변 회로 영역의 트랜지스터는, 상기 셀 트랜지스터의 활성영역(4 - 8)의 폭(W1) 보다 상대적으로 더 넓은 폭(W2)을 갖는 복수 개의 활성영역(9, 10)과, 이 활성영역(9, 10)을 가로지르는 복수 개의 게이트 패턴(27, 29)을 포함한다. 상기 주변 회로 영역의 활성영역(9, 10)의 폭(W2)은 90% 이상이 적어도 0.4㎛ 이상이고, 대부분이 1.0㎛ 이상이다. 상기 주변 회로 영역의 게이트 패턴(26 - 30)은, 그 길이(L2, L3)가 상기 셀 트랜지스터의 게이트 패턴보다 적어도 1.5배 이상 길게 형성된 것을 포함하여 약 0.2㎛ - 3.0㎛의 범위를 갖고, 약 0.2㎛ - 1.0㎛를 갖는 것이 주종을 이루도록 형성되어 있다.
상술한 바와 같은 구성을 갖는 반도체 장치의 제조 방법을 실험 및 T-SUPREM4 및 MEDICI( procell ＆ device simulator)에 의한 결과에 준하여 그 과정을 상세히 설명한다.
도 4a 내지 도 4d, 도 5a 내지 도 5d, 그리고 도 6a 내지 도 6d는 각각 도 3a 및 도 3b의 각각의 절단면 A-A' ~ D-D'에 따른 반도체 장치의 제조 방법을 순차적으로 보여주는 단면도이다.
도 4a 내지 도 4d를 참조하면, 노멀 전압 영역 및 고 전압 영역이 정의된 반도체 기판(도면에 미도시) 상에 활성영역(4, 7, 9, 10)과 비활성 영역을 정의하여 소자격리막(2)이 형성된다. 여기서, 상기 노멀 전압 영역은 주변 회로 영역이고, 고 전압 영역은 셀 어레이 영역이다. 그러면, 도 3a에서의 절단면 A-A'에 따른 셀 어레이 영역의 활성영역(4)의 폭(W1)과, 도 3b에서의 절단면 C-C'에 따른 주변 회로 영역의 활성영역(9)의 폭(W2)이 각각 도 4b 및 도 4c에 도시된 바와 같이, 서로 다르게 형성된다. 즉, 셀 어레이 영역의 활성영역(4, 7)은 예를 들어, 약 0.2㎛ 이하의 폭(W1)을 갖도록 형성되고, 주변 회로 영역의 활성영역(9, 10)은 0.4㎛ 이상으로 상대적으로 더 넓은 폭(W2)을 갖도록 형성된다.
도 5a 내지 도 5d에 있어서, 웰(well) 이온주입, 필드(field) 이온주입, 채널(channel) 이온주입 등이 수행된 후 반도체 기판 전면에 게이트 산화막(12)이 형성된다. 이때, 활성영역의 크기가 셀 어레이 영역과 주변 회로 영역의 게이트 산화막(12)의 두께에 주는 영향은 없게 된다. 즉, 셀 어레이 영역 및 주변 회로 영역 모두에 어느 정도 균일한 두께의 게이트 산화막(12)이 형성된다.
상기 게이트 산화막(12) 상에 복수 개의 게이트 전극층(20 - 24, 27, 29)이 형성된다. 상기 게이트 전극층(20 - 24, 27, 29)은 각각 예를 들어, 상기 게이트 산화막(12) 상에 도핑된 폴리실리콘막(23a, 24a, 27a, 29a), 실리사이드막(WSix, TiSix, 그리고 MoSix등)(23b, 24b, 27b, 29b), 그리고 마스크층(Si3N4, HTO, PEOXIDE, 그리고 ARC 등)(23c, 24c, 27c, 29c)이 차례로 형성된 다층막을 포함한다. 상기 마스크층(23c, 24c, 27c, 29c)은 게이트 전극층(20 - 24, 27, 29) 형성을 위한 이방성 식각(anisotropic etch) 공정시 마스크로 사용된다.
상기 셀 어레이 영역의 게이트 전극층(20 - 24)은 0.2㎛ 이하의 길이를 갖도록 형성된다. 주변 회로 영역의 게이트 전극층(27, 29)은 셀 어레이 영역보다 그 패턴이 대부분 크고, 그 길이가 셀 어레이 영역 보다 1.5배 이상으로 큰 것을 포함하여 0.2㎛ - 3.0㎛ 범위를 갖도록 형성된다. 바람직하게는, 0.2㎛ - 1.0㎛ 범위 내의 크기가 주종을 이루도록 형성된다.
마지막으로, 상기 게이트 전극층(20 - 24, 27, 29) 형성시 발생된 손상 회복을 위해 게이트 폴리 산화공정(gate poly oxidation; GPOX)이 수행되고, 이로써 제 1 산화막(도면에 미도시)이 형성된다. 상기 게이트 폴리 산화공정을 통해 게이트 전극층(20 - 24, 27, 29) 하부의 양측 에지 부분의 게이트 산화막(12)의 두께가 버드 빅 모양으로 증가된다. 이로써, 트랜지스터 동작시 게이트 전극층(20 - 24, 27, 29) 하부의 양측 에지 부분에 전기장이 집중되어 게이트 산화막(12)의 신뢰성이 열화 되는 것이 방지된다.
상기 게이트 전극층(20 - 24, 27, 29) 양측의 상기 제 1 산화막 상에 산화막 스페이서(30)가 형성된다. 후속 공정으로서, 습식 산화공정이 수행되어 반도체 기판 전면에 제 2 산화막(도면에 미도시)이 형성된다. 상기 습식 산화공정은 750 - 850℃의 온도 범위 내에서 수행된다.
상기 습식 산화공정에 의해 유효 게이트 산화막의 두께(effective gate oxide thickness)는 활성영역(4, 7, 9, 10)의 폭에 따라 서로 다르게 성장된다. 즉, 도 6a에 있어서, 셀 어레이 영역의 활성영역(4)의 길이(L1) 방향에 대한 '화살표 1 - 5'로 나타낸 각 위치에서의 게이트 산화막(12a)의 두께는 각각 107Å, 103Å, 100Å, 103Å, 그리고 107Å 이다. 도 6b에 있어서, 셀 어레이 영역의 활성영역(7)의 폭(W1) 방향에 대한 '화살표 1 - 5'로 나타낸 각 위치에서의 게이트 산화막(12a)의 두께는 각각 110Å, 105Å, 100Å, 105Å, 그리고 110Å 이다. 이와 같이, 셀 어레이 영역의 게이트 전극층(20 - 24) 하부의 게이트 산화막(12a)은 전체적으로 초기 게이트 산화막(12) 보다 더 두껍게 성장되었음을 알 수 있다. 이때, 도 6a 및 도 6b에 도시된 화살표의 간격은 100Å 이다.
또한, 도 6c에 있어서, 주변 회로 영역의 활성영역(9)의 제 1 폭(W2) 방향에 대한 '화살표 1 - 5'로 나타낸 각 위치에서의 게이트 산화막(12b)의 두께는 각각 67Å, 67Å, 67Å, 75Å, 그리고 107Å 이다. 도 6d에 있어서, 주변 회로 영역의 활성영역(10)의 제 2 폭(W2) 방향에 대한 '화살표 1 - 5'로 나타낸 각 위치에서의 게이트 산화막(12b)의 두께는 각각 60Å, 60Å, 60Å, 60Å, 그리고 77Å 이다. 이와 같이, 활성영역의 폭이 비교적 큰 주변 회로 영역의 게이트 전극층(27, 29) 하부의 게이트 산화막(12b)은 게이트 전극층(27, 29)의 길이가 서로 다르다 하더라도 그 양상은 유사하다. 즉, 게이트 전극층(27, 29) 하부의 양측 에지 부분의 게이트 산화막이 가장 두껍게 성장되고, 그 외의 부분은 초기 게이트 산화막(12)과 유사한 두께를 갖게 됨을 알 수 있다. 이때, 상기 도 6c에 도시된 화살표 간격은 1000Å 이고, 도 6d에 도시된 화살표 간격은 5000Å 이다.
상술한 바와 같이 활성영역의 폭에 따른 게이트 산화막의 성장 두께의 차이는 다음의 시뮬레이션(simulation) 결과를 통해 그 설명이 가능하다.
도 7은 본 발명의 실시예에 따른 활성영역의 폭에 대한 유효 게이트 산화막 두께 변화를 보여주는 그래프이다.
도 7을 참조하면, 게이트 전극층의 길이가 0.2㎛로 고정된 상태에서 활성영역의 폭만을 변경시킨 후, 습식 산화공정이 수행된다. 이때, 습식 산화공정은 배어 웨이퍼(bare wafer) 상에 60Å 정도 산화막이 형성된 웨이퍼를 사용하여 H20 분위기(10 liter)에서 780℃, 25분간 수행된다.
먼저, 활성영역의 폭이 0.25㎛ 이상인 경우, 작은 게이트 패턴에 의한 게이트 산화막이 약 7Å 정도의 두께 증가가 있게 된다.
그리고, 활성영역의 폭이 0.25㎛ - 0.1㎛ 범위를 갖는 경우, 활성영역의 폭이 감소됨에 따라 게이트 전극층 하부의 에지 부분의 버드 빅 모양의 게이트 산화막의 영향으로 게이트 산화막의 두께가 계속 증가된다.
활성영역의 폭이 0.1㎛ 이하인 경우, 일종의 버드 빅 펀치쓰루(bird's beak punchthrough)가 발생되어 즉, 산화를 방지하는 스트레스(stress)를 완전히 잃어버려서 게이트 전극층 하부의 전체 게이트 산화막의 두께가 크게 증가된다. 초기 게이트 산화막 두께 60Å에서 약 115Å로 증가된다. 상기 버드 빅 펀치쓰루 영역은 상기 습식 산화공정을 조절함으로써 필요한 영역으로의 이동이 가능하다.
상기 버드 빅 펀치쓰루 현상이 발생하게 되는 원인은 다음의 일반적으로 잘 알려진 수학식 1 - 5 로 설명된다.
Si - SiO2계면에서의 스트레스
η : 산화막 점도(oxide viscosity) a, b : 산화막 내외측의 곡률 반경
산화막 벌크 하이드로스태틱 압력(hydrostatic press)
ξ : 계면에서의 산화막 성장률로 결정되는 속도 상수
스트레스에 의한 확산 계수(diffusivity)
P : 벌크 산화막 스트레스
용해도(solubility) (C*)
표면 반응률
Ωsio2: 분자 부피, Ωsi : 원자 부피
상기의 산화공정 메커니즘을 근거로 다시 설명하면, 게이트 길이 방향으로는 게이트 패턴 하부에 게이트 산화막이 60Å으로 매우 얇게 형성되어 있으므로, 패터닝 이후 산화공정을 수행하더라도 산화시 부피 팽창에 의해 발생되는 스트레스가 있게 된다. 이로 인하여 옥시던트(oxidant)의 확산 계수가 급격히 감소됨에 따라 게이트 산화막의 두께 증가량이 매우 적게 된다.
그러나, 활성영역의 폭 방향에서 보면 두꺼운 산화막인 소자격리막(2)에 의해 부피 팽창에 의한 옥시던트 확산 계수의 감소는 매우 적게 된다. 즉, 게이트 산화막의 두께 증가량이 있게 된다.
특히, 본 발명에서처럼 게이트 패터닝 및 산화막 스페이서 형성 공정이 완료된 후, 상기 습식 산화공정을 수행하게 되면, 게이트 길이 방향으로는 게이트 패턴 크기 및 두 개의 산화막 스페이서라는 산화 경로(oxidation path)를 갖는 반면, 활성영역의 폭 방향으로는 두꺼운 소자격리막(2) 상에서 증가되기 때문에 그 차이가 커지게 되어 활성영역의 폭에 의한 효과가 주를 이루게 된다.
이때, 상기 산화공정은 건식 산화 방법보다 습식 산화 방법을 사용해야 활성영역의 폭에 의한 영향을 효과적으로 이용하게 된다. 이것은 습식 산화공정이 건식 산화공정에 비해 600배 이상으로 용해도(solubility)가 높고, H20 와 Si-0 사이의 반응으로 형성된 하이드록실 본드(hydroxyl bond)가 SiO2구조를 깨뜨리기 때문에 산화막의 점도(viscosity)를 감소시킨다. 그리고, 이것이 상기 스트레스를 감소시켜 산화율을 증가시키게 된다. 0.2㎛ 이하의 폭을 갖는 활성영역에 대해서는 일종의 버드 빅 펀치쓰루 현상이 발생되고, 이것은 유효 게이트 산화막 두께를 증가시키는 원인이 된다.
본 발명은 동일한 칩 상에 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 고 전압 영역의 게이트 산화막의 두께를 노멀 전압 영역의 게이트 산화막보다 더 두껍게 형성할 수 있으며, 결과적으로 소자의 동작시 고 전압 영역의 게이트 산화막의 브레이크다운 방지할 수 있는 효과가 있다.
또한, 본 발명은 게이트 패턴 형성 후 게이트 산화막의 두께를 변경할 수 있고, 따라서 소자의 특성 및 그 신뢰도를 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 노멀 전압 영역 및 고 전압 영역이 정의된 반도체 기판 상에 활성영역과 비활성 영역을 정의하여 소자격리막을 형성하되, 노멀 전압 영역의 활성영역이 고 전압 영역의 활성영역 보다 상대적으로 더 넓은 폭을 갖도록 형성하는 단계와;
    상기 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층의 양측 벽에 절연막 스페이서를 형성하는 단계와;
    반도체 기판 전면에 습식 산화 방법으로 산화막을 형성하는 단계를 포함하고,
    상기 습식 산화막 형성시, 상기 고 전압 영역의 게이트 산화막이 상기 노멀 전압 영역의 게이트 산화막에 비해 더 두껍게 성장되는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 노멀 전압 영역 및 고 전압 영역은, 각각 메모리 소자의 주변 회로 영역 및 셀 어레이 영역인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 고 전압 영역의 활성영역의 폭은, 약 0.2㎛ 이고, 상기 노멀 전압 영역의 활성영역의 폭은 적어도 0.4㎛ 이상인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 노멀 전압 영역의 게이트 전극층은, 적어도 고 전압 영역의 게이트 전극층의 길이 이상을 갖도록 형성되는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 노멀 전압 영역의 게이트 전극층은, 상기 고 전압 영역의 게이트 전극층보다 적어도 1.5배 이상 길게 형성되는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 고 전압 영역의 게이트 전극층의 길이는 약 0.2㎛ 이고, 상기 노멀 전압 영역의 게이트 전극층의 길이는 약 0.2㎛ - 3.0㎛ 범위를 갖는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 절연막 스페이서는, 산화막으로 형성되는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 습식 산화공정의 온도는, 700℃ - 850℃ 범위를 갖는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 반도체 장치의 제조 방법은, 상기 절연막 스페이서 형성 전에 상기 게이트 전극층을 포함하여 반도체 기판 상에 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 산화막 형성 공정은, 게이트 전극층 하부의 양측 에지 부분의 게이트 산화막이 상대적으로 더 두껍게 성장되도록 하여, 트랜지스터 동작시 게이트 전극층 하부의 양측 에지 부분에 전기장이 집중되는 것을 방지하는 반도체 장치의 제조 방법.
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