JPH0685251A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 サイドウォールを形成するＬＤＤ構造を用い
ることなく、配線材料から基板へのリーク電流の防止
と、パターンの高集積度化と、製造工程の簡略化を可能
とする半導体装置およびその製造方法を提供することを
目的とする。 【構成】 ゲート電極４をエッチングした後レジストパ
ターン５を除去しないでレジストパターン５またはゲー
ト電極４をマスクとして半導体基板１上のゲート絶縁膜
３と半導体基板１をエッチングし、半導体基板１に段差
を形成し、レジストパターン５除去後、薄い酸化膜５ａ
を形成した後、段差の底部と側壁にインプランテーショ
ン処理を行い、アニール処理を施してトランジスタ回路
を形成するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ｓｉなどの半導体基
板上にＭＯＳＦＥＴ構造を有する半導体装置およびその
製造方法に関するものである。

【０００２】

【従来の技術】従来の半導体装置（以下、適宜ＬＳＩと
称する）は、高集積化、高速化、低消費電力化を行うた
めに各種の技術開発が進められ、特に、高集積化を行う
ためには、個々の回路パターンの微細化が要求されてお
り、そのためには、同等もしくはそれ以上の機能や電気
的特性を有しながらも、より占有面積の小さな回路パタ
ーンを形成することが必要とされている。

【０００３】しかしながら、回路パターンの微細化を実
現させるためには、ホトリソグラフィ技術のみで、個々
の回路パターンを単純縮小させていくだけでは、露光装
置の解像力上の限界があり、困難となってきている。

【０００４】図４以降により従来より一般的に知られて
いるＭＯＳＦＥＴ構造のＮ型トランジスタを例にとり、
微細化を行っていく際の問題点を説明する。

【０００５】図４（ａ）ないし図４（ｄ）は従来のＭＯ
ＳＦＥＴの製造方法を説明するための工程断面図であ
る。まず、図４（ａ）に示すように、Ｐ型基板３１内の
表面部分には、ＢなどのＰ型の不純物がごく浅く注入
（インプランテーション）された不純物領域３２上にゲ
ート絶縁膜３３（通常はＳｉＯ₂ 膜）が１００〜５００
Å程度に形成されており、さらに、その上にポリシリコ
ンのゲート電極膜３４（ポリシリコンやタングステンシ
リサイド膜など）が１５００〜５０００Å程度に形成す
る。

【０００６】次に、図４（ｂ）に示すように、２層構造
（ポリシリコンのゲート電極膜３４上にタングステンシ
リサイド膜３４ａが形成されている場合）を有する場合
も知られているが、この図４の例では省略する。

【０００７】次に、図４（ｃ）に示すように、ホトリソ
グラフィ工程およびエッチング工程を経て、ゲート電極
３４ｂのパターン形成が行われる。

【０００８】さらに、全面にＰやＡｓなどのＮ型の不純
物がインプランテーションされる。この際に、ゲート電
極３４ｂの直下には、Ｎ型の不純物は注入されずに、Ｐ
型の不純物領域３２がチャネル領域３４ｃとなる。

【０００９】また、上記インプランテーションされたＮ
型不純物は、熱処理（アニール処理）により、Ｎ型半導
体領域が形成され、ゲート電極３４ｂ直下のチャネル領
域３４ｃを挾んでソース領域３５およびドレイン領域３
５ａが形成される。

【００１０】この図４（ｄ）において、ソース領域３５
とドレイン領域３５ａ間に電位差を与え、さらに、ゲー
ト電極３４ｂに正の所定電位を与えることによって、チ
ャネル領域３４ｃ内を電子が移動できるようになり、ト
ランジスタ動作が行われる。

【００１１】このトランジスタ回路は電気回路上最も基
本となるものの一つであって、他のパターン寸法を決定
する上での基準となる。したがって、このトランジスタ
を微細化することにより、他の回路パターンの微細化も
可能となり、その結果、ＬＳＩの高集積化に大きな効果
をもたらす。

【００１２】その反面、トランジスタ回路を微細化する
ために、チャネル領域の長さ（ゲート長３４ｄ）を短く
設定していくと、トランジスタの電気的な特性を保つた
めに、ゲート絶縁膜３３の膜厚も薄く設定されてしま
い、一般にホットエレクトロンと称されている現象によ
って、薄いゲート絶縁膜の劣化が速くなり、トランジス
タとしての寿命が短くなってしまうという問題が発生す
る。

【００１３】特に、このホットエレクトロンによるトラ
ンジスタ回路の劣化はゲート長３４ｄが１μｍ前後の領
域から徐々に顕著になり、したがって、トランジスタ回
路の微細化とともに、ＬＤＤ（Lightly Doped Drain ）
と称される構造のトランジスタ回路が適用されている。

【００１４】図５以降に、従来のＬＤＤ構造のトランジ
スタの製造方法が示されている。図５（ａ）〜図５
（ｅ）はその工程断面図であり、まず、図５（ａ）は図
４（ａ）と同じであり、Ｐ型基板４１内の表面部分に、
ＢなどのＰ型の不純物がごく浅くインプランテーション
された不純物領域４２上に、ゲート絶縁膜４３が形成さ
れ、さらに、その上にゲート電極膜４４が形成されてい
る。

【００１５】次に、図５（ｂ）に示すように、ホトリソ
グラフィ工程およびエッチング工程を経て、ゲート電極
膜４４をゲート電極４４ａとするために、パターン形成
が行われた後に、全面にＮ型不純物のインプランテーシ
ョン処理が行われ、低濃度の浅い拡散領域４５が形成さ
れる。

【００１６】さらに、図５（ｃ）に示すように、全面に
ＣＶＤ法などの成膜法で酸化膜もしくはポリシリコン膜
４６を全面に形成し、その後、図５（ｄ）に示すよう
に、全面にエッチング処理（エッチバック）が施され、
ゲート電極４４ａの側壁部にサイドウォール状に上記酸
化膜もしくはポリシリコン膜４６ａが形成される。

【００１７】さらに、図５（ｅ）に示すように、ゲート
電極４４ａおよびサイドウォール状のポリシリコン膜４
６ａをマスクとして、全面にＮ型不純物４７が深くイン
プランテーションされる。また、インプランテーション
処理後のアニールは逐次行われる。以上の図５（ａ）〜
図５（ｅ）に示す工程により、ＬＤＤ構造のトランジス
タ回路が形成される。

【００１８】このＬＤＤ構造のトランジスタ回路のゲー
ト長は低濃度の浅い拡散領域４５によって定められ、実
効の拡散領域は深い拡散領域によって与えられる。

【００１９】以上のように、図５（ｅ）に示すＬＤＤ構
造のトランジスタ回路は、図４（ｄ）に示す従来の一般
のトランジスタ回路と比較して、低濃度の浅い拡散領域
４５を介して、Ｎ型不純物４７による深い拡散領域が存
在することになるので、ゲート電極４４ａおよびチャネ
ル領域となる不純物領域４２に挾まれているゲート絶縁
膜４３の内部にかかる電界密度は低下し、その結果、そ
のゲート絶縁膜４３が薄くなることによって生ずるホッ
トエレクトロン現象で発生した問題、つまり、トランジ
スタとしての寿命が短くなってしまうという問題点が解
決される。

【００２０】このＬＤＤ構造のトランジスタ回路は、ゲ
ート長が１μｍ前後、ゲート酸化膜４３が３００Å前後
の領域から用いることで特に大きな効果が期待されるも
のであった。

【００２１】

【発明が解決しようとする課題】しかしながら、以上述
べたＬＤＤ構造のトランジスタ回路は、さらにパターン
を微細化した際に発生するたとえば、図６（ａ），図６
（ｂ）および図７に示す平面図、さらに図８の平面図と
図９の断面図に示す回路パターン例の場合について発生
する問題点に対しては、十分に解決できなかった。

【００２２】すなわち、図６（ａ），図６（ｂ）はサイ
ドウォールが形成された個所の欠点を説明するための工
程断面図であり、図６（ａ）はサイドウォール膜を形成
した直後の断面図であり、エッチバック後、サイドウォ
ール形成後の断面図である。また、図７は、図６（ｂ）
の状態からコンタクトパターン形成まで終了した状態の
平面図である。

【００２３】この図６（ａ），図６（ｂ）および図７に
おいて、５１は基板、５２は低濃度のごく浅いＰ型拡散
領域、５３はゲート絶縁膜、５４はゲート電極、５５は
低濃度の浅いＮ型拡散領域、５６はサイドウォール５６
ａ（図６（ｂ））を形成すべき、成膜直後のサイドウォ
ール膜である。なお、図７に示す５７，５８はそれぞれ
図示しないが、層間絶縁膜に形成されるべきコンタクト
ホールパターンを示す。

【００２４】この図６（ａ），図６（ｂ），図７におい
て、パターンが微細化していくことでは、ゲート電極５
４の間隔も当然狹くなり、そのために、エッチバック後
のサイドウォール５６ａは図７のＡ部に示すように、部
分的に完全に分離されずにつながってしまう個所が発生
してしまう。

【００２５】この結果、サイドウォール５６ａが分離さ
れていない個所は図６（ｂ）に示すように、Ｎ型の不純
物インプランテーションが行われないために、高濃度の
深い拡散領域は形成されないので、実効の拡散領域とし
ての充分な電気的能力を持たなくなってしまう。

【００２６】また、図８は配線材から基板に電流がリー
クしてしまう欠点を説明するための図であり、図９は図
８のＡ−Ａ線の断面図である。この図８，図９の両図に
おいて、６１は高濃度の深いＮ型拡散領域、６２はフィ
ールド酸化膜で素子（拡散領域）分離領域である。

【００２７】さらに、６３はゲート電極、６４はサイド
ウォール、６５は低濃度の浅い拡散領域、６６は層間絶
縁膜、６７は層間絶縁膜に形成されたコンタクトホール
である。

【００２８】図９に示すＢ部において、コンタクトホー
ル６７を介して接合される図示はしないが、Ａｌ膜など
の配線材は、ゲート電極６３に対しては、サイドウォー
ル６４を介しているので、電気的なショートは生じない
が、低濃度の浅い拡散領域６５上に接合してしまうた
め、その後の工程での熱処理などにより、低濃度の浅い
拡散領域６５の下の基板まで接合が進行して、配線材か
ら基板に電流がリークしてしまうという問題がある。こ
のため、コンタクトホール６７の下地パターンとの重ね
合わせに関しては、サイドウォール６４に対して、十分
な余裕を確保する必要があった。

【００２９】この図６（ａ），図６（ｂ），図７〜図９
に示す例は、最も短いゲート長が１μｍ前後から０．８
μｍ前後までの寸法が要求されるＬＳＩの集積度におい
ては、特に顕著に発生する問題ではないが、さらに集積
化が進み、最も短いゲート長が０．８μｍ前後からそれ
以下の寸法が要求されるＬＳＩでのパターン形成におい
ては、無視することができなくなり、どうしても解決す
べき問題となっている。

【００３０】請求項１の発明は前記従来技術が持ってい
る問題点のうち、ＬＤＤ構造を有するトランジスタのゲ
ート長が短くなるにつれて、サイドウォールが分離され
ない個所で高濃度の深い拡散層が形成されず、実効的な
拡散領域としての電気的能力を果さなくなってしまう点
と、コンタクトホールを介して接合される配線材から基
板に電流がリークする点について解決した半導体装置を
提供するものである。

【００３１】また、請求項２の発明は、前記従来技術が
持っている問題点のうち、配線材から基板にリーク電流
が流れないようにするために、サイドウォールに対して
十分な余裕を確保する必要があるために高集積度化を阻
害する点と、サイドウォール形成工程や低濃度の浅い拡
散領域の形成のためのインプランテーションが必要であ
る点について解決した半導体装置の製造方法を提供する
ものである。

【００３２】

【課題を解決するための手段】請求項１の発明は前記問
題点を解決するために、半導体装置において、ゲート電
極下のチャネル領域に対して、ソース・ドレイン領域に
対して後退した段差と、この段差の底部に形成された高
濃度の深い拡散領域と低濃度の浅い拡散領域とを設けた
ものである。

【００３３】また、請求項２の発明は、前記問題点を解
決するために、半導体装置の製造方法において、ゲート
電極もしくはゲート電極形成に用いたホトレジストパタ
ーンをマスクにして、半導体基板上の絶縁膜とこの絶縁
膜の下の基板にエッチング処理を施してこの絶縁膜の下
の基板を後退させて段差を形成する工程と、ゲート電極
をマスクとして段差底部と段差側壁部に不純物を注入す
る工程とを導入したものである。

【００３４】

【作用】請求項１の発明によれば、以上のように、半導
体装置を構成したので、チャネル領域に対してソース領
域、ドレイン領域の段差となる部分がゲート絶縁膜と接
触する低濃度の浅い拡散領域がゲート電極で覆うことに
なり、ソース・ドレイン間の横方向に広がり、電界を緩
和し、アバランシェ降伏およびホットキャリアの発生を
抑制し、高耐圧化および高速化を可能とするように作用
し、したがって、前記問題点を除去できる。

【００３５】また、請求項２の発明によれば、半導体装
置の製造方法において、以上のような工程を導入したの
で、ゲート電極の側面部にサイドウォールを形成するこ
となく、チャネル部の両端から高濃度の深い拡散層で形
成されたソース領域、ドレイン領域の間を段差側の側壁
部に低濃度の浅い拡散層を形成したＭＯＳＦＥＴ構造と
なり、ソース領域、ドレイン領域がゲート電極と距離を
有していることになり、ゲート絶縁膜内の電界密度が通
常のＬＤＤ構造のＭＯＳＦＥＴと比較して、差異を生じ
ないようになり、サイドウォールを形成することなく、
ホットエレクトロンによるホットエレクトロン現象の問
題を解決することになり、したがって、前記問題点が除
去できる。

【００３６】

【実施例】以下、この発明の半導体装置およびその製造
方法の実施例について図面に基づき説明する。図１
（ａ）〜図１（ｃ）はこの発明の半導体装置の製造方法
の一実施例を説明するための工程断面図である。

【００３７】まず、図１（ａ）に示すように、Ｐ型Ｓｉ
基板１（以下、基板という）の表面部分にＢなどの低濃
度の不純物をごく浅くインプランテーションしてインプ
ランテーション層２を形成し、このインプランテーショ
ン層２上にゲート絶縁膜３を５０〜２００Å程度形成す
る。

【００３８】さらに、１５００〜５０００Å程度の膜厚
を有するポリシリコンを形成して、ホトリソグラフィ工
程およびエッチング工程を経て、ゲート電極４を形成す
る。このエッチング処理時にエッチングマスクとして利
用するレジストパターン５は図１（ａ）では除去されて
いない状態を示す。

【００３９】次に、図１（ｂ）に示すように、上記除去
されていないレジストパターン５をさらにエッチングマ
スクとして、ゲート絶縁膜３と基板１にエッチング処理
を施こすことにより、ゲート電極４直下のチャネル部４
ａ以外の基板１はエッチングされ、後退し、段差が形成
される。

【００４０】さらに、図１（ｃ）に示すように、レジス
トパターン５を除去した後に、熱処理により、全面に５
０〜２００Å程度の薄い酸化膜５ａを形成する。その
後、ＰやＡｓなどのＮ型の不純物をインプランテーショ
ンする。

【００４１】この際、ゲート電極４の直下のチャネル部
４ａには、Ｎ型の不純物は注入されず、そのままチャネ
ル領域４ａとなる。また、このインプランテーション処
理においては、基板１の側壁部にも、多少不純物が打ち
込まれるような処理が施される。

【００４２】この場合、たとえば、インプランテーショ
ン処理中に、基板１を５〜１２°程度傾斜させて、しか
もこの基板１を回転させながら、インプランテーション
処理が施されることで、基板１の側壁部に不純物を注入
することが容易に可能となる。すなわち、ごく一般的に
知られている斜めインプランテーション処理などを施せ
ばよい。

【００４３】その後、アニール処理を行うことにより、
ソース領域６とドレイン領域６ａが形成される。さら
に、このソース領域６と、ドレイン領域６ａと、チャネ
ル部４ａ間の段差側壁部には、低濃度の浅いＮ型拡散領
域６ｂ，６ｃがそれぞれ形成される。

【００４４】このように、ゲート電極４の側の側面部に
サイドウォール形成を行うことなく、チャネル部４ａの
両端から高濃度の深い拡散層で形成されたソース領域６
とドレイン領域６ａの間を段差側壁部に低濃度の浅いＮ
型拡散領域６ｂ，６ｃが形成されるから、通常と同様に
ＭＯＳＦＥＴ構造を有しており、しかも段差下部にソー
ス領域６、ドレイン領域６ａを高濃度の深い拡散層が形
成され、ゲート電極４との距離を有しているから、ゲー
ト酸化膜３内の電界強度も通常のＬＤＤ構造のゲート回
路と比較して差異を生じないようにすることが容易に可
能となる。

【００４５】したがって、サイドウォールを形成するこ
となく、ホットエレクトロンにより生ずる問題が解決さ
れ、また、サイドウォールを形成する必要がないので、
図６（ａ），図６（ｂ）および図７で示したようなサイ
ドウォール形成時に発生する問題、つまり、微細なゲー
ト電極間隔部に形成すべき拡散層の形成時にサイドウォ
ールが残ってしまい、不純物がインプランテーションさ
れない部分や濃度が低くなってしまう部分が発生すると
いう問題が解決することになる。

【００４６】さらに、図８に示したように、ソース領域
もしくはドレイン領域に絶縁膜を介してコンタクトパタ
ーンを形成する際に、ゲート電極との重ね合わせ余裕が
ゲート電極に対してではなく、高濃度の深い拡散領域に
対して余裕を考慮しなければならなかったものが、この
発明では、余裕を直接ゲート電極に対して記憶すればよ
くなる。

【００４７】つまり、図８にすでに示したような従来の
ＬＤＤ構造のトランジスタでは、コンタクトホール６７
がサイドウォール６４に対して接してしまうように形成
された場合、図９の断面図で示したように、Ｂ部の低濃
度の浅い拡散領域６５上にコンタクトホール６７を介し
て配線材が接合してしまうが、上記この発明の製造方法
で製造した半導体装置では、図２の平面図および図２を
Ｂ−Ｂ線に沿って切断して示す図３の断面図からも明ら
かなように、コンタクトホール２７がゲート電極２３に
対して同位置に形成されたとしても、図９に示すような
サイドウォール６４および低濃度の浅い拡散領域６５が
ないので、図３に示すように、コンタクトホール２７を
介して配線材は高濃度の深い拡散層（Ｎ型拡散層２１）
上に接合されることになる。

【００４８】このため、配線材から基板に電流がリーク
してしまう問題は発生しなくなる。したがって、コンタ
クトパターン２７の下地パターンに対しての重ね合わせ
の余裕を著しく小さく設定していくことが可能となり、
パターンの高集積度化に対して大きな効果を奏する。

【００４９】なお、この図２，図３における２１はＮ型
拡散層、すなわち、Ｎ型の高濃度の深い拡散層であるド
レイン領域であり、２２はフィールド酸化膜、２６は層
間絶縁膜である。

【００５０】また、上記実施例では、ゲート絶縁膜３と
基板１のエッチング処理に際し、レジストパターン５を
マスクにしてエッチングを行う場合について説明した
が、レジストパターン５に代えて、ゲート電極４をマス
クにして、これらのゲート絶縁膜３および基板１のエッ
チングを行うようにしてもよい。

【００５１】

【発明の効果】以上詳細に説明したように、請求項１の
発明によれば、ゲート電極直下のチャネル領域に対して
ソース領域、ドレイン領域となるべき面をエッチング処
理により後退させて段差を形成し、この段差の底部に高
濃度の深い拡散層によるソース領域とドレイン領域を形
成し、ソース領域とドレイン領域のうち、ゲート絶縁膜
と接触する低濃度の浅い拡散層領域をゲート電極によっ
て覆うように構成したので、ソース領域とドレイン領域
の間の横方向の広がり電界を緩和することができ、アバ
ランシェ降伏およびホットキャリアの発生を抑制し、高
耐圧化および高速化が可能となる。

【００５２】さらに、ソース領域またはドレイン領域に
絶縁膜を介してコンタクトパターンを形成する際に、ゲ
ート電極との重ね合わせ余裕を直接ゲート電極に対して
考慮すればよく、コンタクトホールがゲート電極に対し
て同位置に形成されたとしても、サイドウォールと低濃
度の浅い拡散層がないので、配線材から基板に電流がリ
ークする問題点が解決される。

【００５３】また、請求項２の発明によれば、ゲート電
極もしくはレジストパターンをマスクとしてゲート絶縁
膜とその下の基板のエッチング処理を行って基板を後退
させて段差を形成し、この段差の底部と段差の側壁部に
不純物を注入するようにしたので、段差底部に高濃度の
深い拡散層のソース領域とドレイン領域が形成され、段
差の側壁部に低濃度の浅い拡散層が形成され、低濃度の
浅い拡散領域形成のためのインプランテーション処理が
不要となり、したがって、インプランテーション処理が
１回で済ませることが可能となる。

【００５４】さらに、サイドウォール形成工程が不要な
ために、サイドウォール膜形成とエッチバック処理も不
要となり、工数の大幅削減を可能とし、ひいては半導体
装置の製造コストの低減が可能となる。

【図面の簡単な説明】

【図１】この発明の半導体装置の製造方法の一実施例の
工程断面図。

【図２】同上半導体装置の製造方法を説明するためのソ
ース領域またはドレイン領域に絶縁膜を介してコンタク
トパターンを形成する際の重ね合わせ余裕を説明するた
めの平面図。

【図３】図２のＢ−Ｂ線に沿って切断して示す断面図。

【図４】従来の半導体装置の製造方法の工程断面図。

【図５】従来のＬＤＤ構造のトランジスタの製造方法の
工程断面図。

【図６】従来のＬＤＤ構造のトランジスタの製造方法に
おけるサイドウォールの形成時の工程断面図。

【図７】従来のＬＤＤ構造のトランジスタの製造方法に
おけるサイドウォール形成後コンタクトパターンの形成
までの状態の平面図。

【図８】従来のＬＤＤ構造のトランジスタの製造方法に
おけるコンタクトホールを介して配線材と拡散層との接
続時の配線材から基板に電流がリークする状態を説明す
るための平面図。

【図９】図８のＡ−Ａ線に沿って切断して示す断面図。

【符号の説明】

１ Ｐ型基板 ２ インプランテーション層 ３ ゲート絶縁膜 ４ ゲート電極 ４ａ チャネル部 ５ レジストパターン ５ａ 薄い酸化膜 ６ ソース領域 ６ａ ドレイン領域 ６ｂ，６ｃ Ｎ型拡散領域（低濃度の浅い拡散層） ２１ Ｎ型拡散層 ２２ フィールド酸化膜 ２３ ゲート電極 ２６ 層間絶縁膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介して形
   成されたゲート電極と、 上記半導体基板に形成され上記ゲート電極直下のチャネ
   ル領域に対して後退して形成された段差と、 この段差の底部に形成されソース領域およびドレイン領
   域となる高濃度の深い拡散層と、 上記段差の側壁に形成された低濃度の浅い拡散層と、 からなる半導体装置。
2. 【請求項２】 半導体基板上に浅く不純物を注入した表
   面にゲート絶縁膜を形成する工程と、 上記ゲート絶縁膜上にポリシリコンを成長させてホトリ
   ソグラフィおよびエッチング処理を行うことによりゲー
   ト電極を形成する工程と、 上記ゲート電極もしくはゲート電極の形成にレジストパ
   ターンをマスクにして上記ゲート絶縁膜およびその下の
   上記半導体基板をエッチングして半導体基板の表面を後
   退させて段差を形成する工程と、 上記レジストパターンを除去して上記ゲート電極をマス
   クとして上記段差の底部および側壁部に不純物を注入す
   る工程と、 よりなる半導体装置の製造方法。