KR100262467B1 - 인핸스먼트형 트랜지스터 회로의 바이어스 회로를갖는 집적회로장치 - Google Patents

인핸스먼트형 트랜지스터 회로의 바이어스 회로를갖는 집적회로장치 Download PDF

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Abstract

본 발명은, 제조 공정의 변동에 의한 트랜지스터의 정특성이 변화하여 트랜지스터의 동작 특성이 변동함을 방지할 수 있는 바이어스 회로를 제공함을 목적으로 한다.
본 발명은, 적어도 게이트에 바이어스 전압이 인가되는 인핸스먼트형 제1 트랜지스터(X1)를 갖는 고주파 전자회로(10)와, 상기 제1 트랜지스터와 같은 기판 위에 형성된 인핸스먼트형 제2 트랜지스터(Q10)와, 정전원(VDD)과 접지 전원 사이에 순차로 직렬로 접속된 제1 저항(R11)과, 제2 저항(R12) 및 제3 저항(R13)과, 상기 제1 저항과 제2 저항의 접속점(N11)이 상기 제2 트랜지스트의 드레인에 접속되고, 상기 제2 저항과 제3 저항의 접속점(N12)이 상기 제2 트랜지스터의 게이트에 접속되고, 상기 제2 저항과 제3 저항의 접속점 및 그에 의해 상기 접지 전원측 단자의 전압이 상기 바이어스 전압(V1, V12)으로서 상기 고주파 전자회로에 주어지는 바이어스 회로(20)를 갖는 집적회로장치이다.

Description

인핸스먼트형 트랜지스터 회로의 바이어스 회로를 갖는 집적회로장치
본 발명은, GaAs 등의 반도체 기판 위에 형성된 인핸스먼트(enhancement)형 FET 고주파 전자회로의 바이어스 회로에 관한 것으로, 제조 편차에 의해 트랜지스터 특성이 분산되어도, 그 트랜지스터 특성에 추종하는 바이어스 전압을 공급하는 바이어스 회로에 관한 것이다.
GaAs나 Si 등의 반도체 기판 위에 복수의 메탈 게이트형 FET 소자를 집적한 MMIC(Microwave Monolithic Integrated Circuit)는, 예를 들어 휴대전화등의 고주파 신호의 신호처리를 컴팩트한 하드웨어로 행하는 경우 등에 널리 이용된다. 예를 들어, 고주파 입력에 대하여 전력 증폭하여 높은 파워의 고주파 출력을 생성하는 증폭 회로나, 수신한 고주파 신호를 저주파 신호로 주파수 변환하는 믹서 회로에 있어서, 상기 MMIC 회로가 이용된다.
도 10은, 일반적인 고주파 증폭회로와 그 바이어스 회로를 나타낸 도면이다. 10은, 고주파 증폭회로를 포함한 전자회로이고, 20은 그 전자회로에 준 일정 전위의 바이어스 전압(V1, V2)을 생성하는 바이어스 회로이다. 이 예에서는, 전자회로(10)는 정전원(VDD)과 접지 전원 사이에, 부하(R1)와 증폭용 트랜지스터(X1)가 접속되고, 그 게이트에 고주파 입력(RFin)이 입력되고, 그 드레인에서 고주파 출력(RFout)이 생성된다. 그리고, 게이트에는 또 바이어스 전압(V1)이 인가된다. 이러한 구성으로 함으로써, 트랜지스터(X1)에서는, 게이트·소스 사이에 바이어스 전압(V1)을 중심으로 하여 고주파 입력(RFin)이 중첩된 신호가 인가되고, 그 증폭된 고주파 출력(RFout)이 드레인 단자에 생성된다.
또한, 이 예에서는, 바이어스 회로(20)는, 정전원(VDD)과 접지 전원 사이에, 저항(R41, R42, R43, R44) 등과 같이 직렬로 접속되고, 예를 들어 노드(N41이나 N42)에서 저항 분할된 일정 전압을 생성한다. 그리고, 각각의 노드(N41, N42)의 전압이, 각각 저항(R45, R46)을 거쳐 전자 회로(10)에 공급된다.
그런데, 도 10에 나타낸 저항 분할형 바이어스 회로(20)에서는, 그 바이어스 전압(V1, V2)은 대략 일정한 값으로 된다. 그러나, MMIC에서는, 기판 표면의 소정 두께의 활성층에 대하여 예를 들어, 메탈 게이트 전극을 생성하고 그 게이트·소스 사이에 전압을 인가함으로써, 활성층내에 게이트 전극으로부터 공핍층을 넓게 하거나 좁게 하여 그 드레인 전류값을 제어한다. 그리고, 이 활성층의 두께나 메탈 게이트 전극은 제조 편차에 의해 그 특성이 크게 변동하기 쉽다.
그 때문에 , 도 10의 고주파 증폭 트랜지스터(X1)는, 핀치 오프(pinch-off) 전압(Vp)이나 드레인 포화 전류(Idss)등의 정특성(靜特性)이 제조 편차에 의해 크게 변화한다. 그런데, 상기와 같이 게이트에 인가되는 바이어스 전압(V1)이 일정하면, 상기 분산된 정특성에 대하여 적절한 바이어스 전압을 줄 수 없어, 증폭율이나 다이나믹 레인지가 변화하고, 설계값과 같은 드레인 전류가 얻어지지 않아, 고주파 증폭회로가 원하는 특성으로 동작하지 않게 된다.
그래서, 본 발명의 목적은, 상기 종래의 문제점을 해결한 바이어스 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 제조 편차에 대하여 고주파 회로의 특성을 어느 정도 유지할 수 있는 바이어스 회로를 제공하는 것이다.
도 1은 본 발명의 실시예의 회로도.
도 2는 트랜지스터의 정특성을 나타낸 도면.
도 3은 트랜지스터의 정특성을 나타낸 도면.
도 4는 본 발명의 실시예의 도면.
도 5는 본 발명의 다른 실시예의 회로도.
도 6은 도 5에서 설치한 저손실화를 위한 인덕턴스(L1, L2)의 다른 예를 나타낸 도면.
도 7은 본 발명의 다른 실시예의 회로도.
도 8은 도 7의 상호 간섭을 나타낸 도면.
도 9는 도 7의 아이솔레이션을 나타낸 도면.
도 10은 일반적인 증폭 회로와 그 바이어스 회로를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 전자회로 20 : 바이어스 회로
X1 : 인핸스먼트형 제1 트랜지스터 Q10 : 인핸스먼트형 제2 트랜지스터
R11 : 제1 저항 R12 : 제2 저항
R13 : 제3 저항 V1,V2 바이어스 전압
상기 목적을 달성하기 위해, 본 발명은, 적어도 게이트에 바이어스 전압이 인가되는 인핸스먼트형 제1 트랜지스터를 갖는 고주파 전자회로와, 상기 제1 트랜지스터와 같은 기판 위에 형성된 인핸스먼트형 제2 트랜지스터와, 정전원과 접지 전원 사이에 순차로 직렬로 접속된 제1 저항과, 제2 저항 및 제3 저항과, 상기 제1 저항과 제2 저항의 접속점이 상기 제2 트랜지스트의 드레인에 접속되고, 상기 제2 저항과 제3 저항의 접속점이 상기 제2 트랜지스터의 게이트에 접속되고, 상기 제2 저항과 제3 저항의 접속점 및 그에 의해 상기 접지 전원측 단자의 전압이 상기 바이어스 전압으로서 상기 고주파 전자회로에 주어지는 바이어스 회로를 갖는 집적회로장치이다.
바이어스 회로 내에 고주파 신호를 처리하는 전자회로와 동일 기판 위에 형성되는 인핸스먼트형 트랜지스터를 이용함으로써, 제조 편차에 의해 트랜지스터의 정특성이 변동하여도, 그에 따라 바이어스 전압이 변동하므로, 전자회로내의 트랜지스터의 동작 특성은 거의 일정하게 유지된다.
또한, 다른 발명에서는, 상기 발명에 있어서, 특성의 분산에 따른 드레인 전류의 변동에 의해 변동하는 상기 제1 저항과 제2 저항의 접속점의 전압이, 당해 전압에 의해서도 상기 제2 트랜지스터의 드레인 전류가 거의 일정하게 되는 범위로 되도록 상기 저항값이 설정되는 것을 특징으로 한다.
(발명의 실시예)
이하, 본 발명의 실시예에 대해서 도면에 따라서 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은, 본 발명의 실시예의 회로도이다. 전자회로(10)에는, 도 10에서 나타낸 고주파 증폭회로와 같은 회로가 나타나 있다. 즉, 정전원(VDD)과 접지 전원 사이에, 부하(R1)와 FET 트랜지스터(X1)가 접속되고, 게이트에 고주파 입력(RFin)과 바이어스 전압(V1)이 인가되고, 드레인 단자에 증폭된 고주파 출력(RFout)이 생성된다.
바이어스 회로(20)는, 정전원(VDD)과 접지 전원 사이에 직렬로 접속된 저항(R11, R12, R13, R14)과, 저항(R11과 R12)의 접속점인 노드(N11)에 드레인이 접속되고, 접지 전원에 소스가 접속되고, 또 저항(R12와 R13)의 접속점인 노드(N12)에 저항(R15)을 통하여 게이트가 접속된 FET 트랜지스터(Q10)를 구비한다. 그리고, 예를 들어 노드(N12)의 전압(VG)이 저항(R16)을 통하여 바이어스 전압(V1)으로서 상기 전자회로(10)에 공급된다. 마찬가지로, 저항(R13과 R14)의 접속점인 노드(N13)의 전압이, 저항(R17)을 통하여 바이어스 전압(V2)으로서 전자회로(10)에 공급된다.
상기한 바이어스 회로(20)는, 전자회로(10)와 같은 반도체 기판 위에 형성된다. 따라서, 바이어스 회로(20)내의 인핸스먼트형 트랜지스터(Q10)와, 전자회로(10) 내의 인핸스먼트형 트랜지스터(X1)의 정특성은, 제조 편차에 의해 동등하게 변화한다.
도 2 및 도 3은, 도 1에 나타낸 바와 같은 트랜지스터의 정특성을 나타내는 도면이다. 도 2는, 게이트, 소스 사이 전압(VGS)을 일정하게 한 때의 드레인, 소스 사이의 전압(VDS)의 변화에 대한 드레인 전류(IDS)의 특성을 나타낸다. 실선으로 나타낸 특성 곡선(IDD2)에 대해, 제조 편차에 의해, 도면 중 파선(IDD1)으로 변동하거나, 도면 중 일점쇄선(IDD3)으로 변동하거나 한다. 한편, 도 3은, 도면 중에 나타낸 바와 같이 트랜지스터(Q1)의 소스, 드레인 사이에 일정 전압(VD)을 인가하고, 게이트·소스 사이 전압(VG)을 변화시킨 경우의 드레인 전류(IDS)를 나타낸다. 이 경우도, 도면 중 실선으로 나타낸 특성 곡선(IDD2)에 대하여, 제조 편차에 의존하여, 그 특성은 파선(IDD1)이나 일점쇄선(IDD3)으로 나타낸 바와 같이 변동한다. 도면 중 Vp1, Vp2, Vp3은 각각의 핀치 오프 전압을 나타내고, Ifmax1, Ifmax2, Ifmax3은 각각의 드레인 포화 전류를 나타낸다.
만일, 도 2 및 도 3에 나타낸 실선의 특성(IDD2)이 이상적인 정특성이라 하면, 트랜지스터(X1)의 게이트·바이어스 전압은 도면 중 VG2와 같이 설정된다. 그러나 제조 편차에 의해, 도면 중 파선으로 나타낸 특성(IDD1)이나 일점쇄선으로 나타낸 IDD3과 같이 변동하면, 게이트·바이어스 전압(VG2)이 인가되어 있으면 그 바이어스점 및 동작 영역이 크게 변동한다.
도 1로 돌아가서, 바이어스 회로(20)내에 트랜지스터(Q10)를 설치하여, 노드(N11)를 그 드레인에, 노드(N12)를 저항(R15)을 통하여 그 게이트에 접속하고, 제조 편차에 의해 발생하는 트랜지스터(Q10)의 드레인 전류(IDS)의 변화를 이용하여 바이어스 전압(V1 및 V2)을 변화시킴으로써, 전자회로(10)내의 예를 들어, 증폭용 트랜지스터(X1)의 특성을 보상한다.
바이어스 회로(20)의 동작은 다음과 같다. 트랜지스터(Q10)의 드레인 전류(ID)는 저항 회로에 흐르는 전류(IB)에 비교하여
의 관계이다. 그래서, 트랜지스터(Q10)의 드레인 전압(VD)은, 정전원(VDD)으로부터 드레인 전류(IDS)에 의한 저항(R11)의 전압 강하 만큼 낮은 전압이 된다. 즉,
이다.
단, 드레인 전압(VD)은, 도 2에 나타낸 트랜지스터의 정특성에 나타낸 전압(VDX)의 범위로 한다. 그런데, 그때의 드레인 전류(IDS)는, 드레인 전압(VD)에 의존하지 않고 일정한 값으로 된다. 한편, 노드(N12)의 전압은 트랜지스터(Q10)의 게이트 전압(VG)이고, 그 전위는 노드(N11)의 드레인 전압(VD)으로부터 전류(IB)에 의한 저항(R12)의 전압 강하 만큼 낮은 전압이 된다. 즉,
이다. 그리고, 도 3에 나타낸 바와 같이, 게이트 전압(VG)에 대하여 드레인 전류(IDS)가 일의적으로 결정되므로, 상기 트랜지스터(Q10)의 드레인 전류(IDS)와 게이트 전압(VG)은, 소정 관계로 조화를 이루게 된다. 이상이 트랜지스터(Q10)의 각 단자의 초기 설정값이다.
그래서, 상기 초기 설정 상태를
IDS=IDD2
VD=VG2
로 한다. 즉, 도 2 및 도 3에 나타낸 실선의 특성(IDD2)으로 하기 때문이다. 이 초기 상태가 이상적인 설정값에 대응한다.
그래서, 트랜지스터(Q10, X1)가 제조 공정의 분산에 의해 그 정특성이 분산된 경우에 대해서 설명한다. 예를 들어, 도 2 및 도 3에 나타낸 파선과 같이 그 정특성이 변동한 것으로 한다. 그 경우, 드레인 전류(ID)는 IDD1으로 증가하고, 상기 수학식 2에 의해 드레인 전압(VD)은 저하한다. 마찬가지로, 수학식 3에 따라서, 게이트 전압(VG)도 저하한다. 게이트 전압(VG)의 저하는, 트랜지스터(Q10)의 드레인 전류(IDS)를 감소시킨다. 따라서, 어떤 조화를 이룬 곳에서 트랜지스터(Q10)의 드레인 전류(IDS)는 증가한 값으로 되고, 게이트 전압(VG)은 저하한 값으로 된다.
역으로, 트랜지스터(Q10, X1)의 드레인 전류(ID)가, 도 2 및 도 3에 나타낸 일점쇄선과 같이 감소하는 방향으로 변동한다고 하면, 상기 수학식 2에 의해 드레인 전압(VD)은 증가하고, 그 증가에 따라서 수학식 3과 같이 게이트 전압(VG)도 증가한다. 게이트 전압(VG)의 증가는, 트랜지스터(Q10)의 드레인 전류(IDS)를 증가시킨다. 따라서, 어느 조화를 이룬 곳에서, 드레인 전류(IDS)는 감소한 값으로 되고, 게이트 전압(VG)은 증가한 값으로 된다.
상기와 같이, 공정 변동에 의해 트랜지스터의 드레인 전류(IDS)가 증가하여도, 상기 게이트 전압(VG)의 저하에 의해, 바이어스 전압(Vi)도 저하하고, 전자회로(10) 내의 증폭용 트랜지스터(X1)의 바이어스 전압이, 도 3에 나타낸 대로 예를 들어, VG1과 같이 변화한다. 그리고, 트랜지스터(X1)의 드레인 전류의 증대가 방지되어, 설계값(IDDX)의 바이어스점의 드레인 전류로 유지된다. 역으로, 공정의 변동에 의해 트랜지스터의 드레인 전류(IDS)가 감소하여도, 바이어스 회로 내의 게이트 전압(VG)이 증가하고, 전자회로(10)에 주어지는 바이어스 전압(V1)도 증가한다. 따라서, 도 3에 나타낸 바와 같이, 증폭용 트랜지스터(X1)의 게이트 바이어스 전압(V1)은, 도면 중에 나타낸 VG3과 같이 변화하고, 설계값(IDDX)의 바이어스점의 드레인 전류로 유지된다.
상기와 같이, 제조 공정의 변동에 의해 트랜지스터의 드레인 전류가 증감하여도, 전자회로(10) 내의 동작 특성은, 도 3에 나타낸 실선(IDD1)에 대한 게이트 바이어스 전압(VG2)의 관계가 그대로 유지된다. 즉, 전자회로(10) 내의 트랜지스터(X1)는, 제조 공정의 변동에 의존하지 않고 항상 이상적인 동작 특성을 유지할 수 있다.
도 4는, 본 발명의 실시예의 도면이다. 이 예에서의 바이어스 회로(20)는, 도 1의 예에서의 바이어스 회로(20)와 같은 구성이다. 단, 전자회로(10)로서 주파수 변환회로의 예가 나타나 있다. 이 주파수 변환회로는, 소정의 높은 주파수(RFin1)를 낮은 주파수로 변환시킨 출력(RFout)을 생성하는 회로이다. 인핸스먼트형 트랜지스터(X2)는, 상기 고주파 입력(RFin1)이 인가되는 게이트와 로컬 주파수를 갖는 고주파 신호(RFin2)가 인가되는 게이트를 갖고, 양 게이트에는 같은 바이어스 전압(V1)이 인가된다. 이러한 구성에 의해, 입력 신호(RFin1)의 주파수와 입력 신호(RFin2)의 주파수의 차의 주파수를 갖는 출력(RFout)이 생성된다. 이와 같은 주파수 변환회로에서도, 트랜지스터(X2)는 도 1에서 나타낸 트랜지스터(X1)와 마찬가지로, 제조 공정의 변동에 의존하지 않는 이상적인 동작 특성을 유지할 수 있다. 그 원리는, 도 1, 도 2 및 도 3에서 설명한 바와 같고, 여기서는 반복하여 설명하지 않는다.
도 5는, 본 발명의 다른 실시예의 회로도이다. 이 예에서는, 전자회로(10) 내의 예는 도 1에 나타낸 고주파 증폭회로의 예이다. 또한, 바이어스 회로(20)의 구성도, 도 1에 나타낸 바이어스 회로(20)와 동등하다. 단, 노드(N12)와 바이어스 전압(V1)의 출력점 사이에, 인덕턴스(L1)가 삽입되고, 또 노드(N13)와 바이어스 전압(V2)의 출력점 사이에도 인덕턴스(L2)가 삽입된다. 이러한 구성에 의해, 전자회로(10)측에서 본 바이어스 회로(20)의 임피던스가, 전자회로(10) 내의 높은 주파수에 의해 실효적으로 높은 임피던스를 갖는다. 따라서, 도 1 또는 도 4와 같이, 저항(R16, R17)에 비하여 충분히 높은 임피던스로 되고, 전자회로(10)에서의 손실을 낮게 할 수 있다.
도 6a 내지 도 6c는, 도 5에서 설치한 저손실화를 위한 인덕턴스(L1. L2)의 다른 예를 나타낸 도면이다. 도 6a는, 인덕턴스(L10)와 저항(R20)의 직렬 회로이고, 도 5와 같이 인덕턴스(L1, L2) 단독의 경우보다도, 그 인덕턴스(L10)를 낮게 할 수 있다. 일반적으로 MMIC에서의 인덕턴스 소자는, 그 인덕턴스를 크게 하기 위해서는 큰 면적을 요한다. 따라서, 전자회로의 저손실화를 위해 인덕턴스를 크게 하는 것은 집적 회로의 면적 효율면에서 바람직하지 않다. 도 6a와 같은 회로로 함으로서 인덕턴스(L10)의 면적을 작게 할 수 있다.
도 6b는, 인덕턴스(L11)와 저항(R21)의 병렬 회로이다. 이 경우도, 전자회로(10)내의 고주파 신호에 대하여 충분히 높은 임피던스로 된다. 게다가, 고주파 회로에서 저항(R21)을 병렬 접속함으로서, 인덕턴스(L11)를 작게 하여도 병렬 회로의 임피던스는 충분히 높아진다.
도 6c는, 인덕턴스(L12)와 캐패시턴스(C10)의 병렬 회로이고, 전자회로(10)내의 주파수에 대하여 공진 회로로서 동작한다. 따라서, 그 공진 주파수를 갖는 신호에 대해서는, 이 회로는 높은 임피던스를 갖는다. 전자회로(10) 내의 주파수에 따라서 인덕턴스(L12)와 캐패시턴스(C10)의 값을 적절히 설정한다.
도 7은, 본 발명의 다른 실시예의 회로도이다. 이 예에서는, 전자회로(10) 내에 두 개의 고주파 증폭회로가 설치되고, 같은 바이어스 전압(V2)이 각각의 트랜지스터(X11과 X12)의 게이트에 주어진다. 그리고, 트랜지스터(X11)의 게이트에는 고주파 입력(RFin1)이 인가되고, 트랜지스터(X12)의 게이트에는 다른 고주파 신호(RFin2)가 인가된다. 따라서, 트랜지스터(X11과 X12)의 게이트가 저항(R17)을 통하여 접속되고, 상호 간섭함을 방지하기 위해, 바이어스 회로(20)에는 캐패시터(C11)가 노드(N13)와 접지 사이에 추가된다.
도 8은, 상기한 도 7의 상호 간섭을 나타낸 도면이다. 상기한 바와 같이 두 개의 증폭 회로의 게이트에 같은 바이어스 전압(V2)이 인가되므로, 저항(R17)을 통하여 양 입력 단자가 단락된다. 그 때문에 두 개의 고주파 입력 신호(RFin1과 RFin2)에 의해 상호 간섭이 생긴다. 그래서, 바이어스 회로(20)에, 캐패시터(C11)를 추가함으로써, 고주파 신호에 대하여 캐패시터(C11)는, 노드(N13)와 접지 전위를 단락하게 된다. 따라서, 도 9에 나타내는 도 7의 아이솔레이션(isolation)을 나타낸 도면과 같이, 각각의 저항(R17)은 접지 전원에 실효적으로 접속된다. 그 결과, 도 8과 같이 상호 간섭이 방지된다.
이상 설명한 바와 같이, 본 발명에 의하면, 전자회로의 트랜지스터와 동일 기판 위에 동일한 제조 공정에 의해 형성되는 트랜지스터를 바이어스 회로로 이용하여, 제조 공정의 변동에 의해 변화하는 트랜지스터의 특성의 변화에 추종하여 변화하는 바이어스 전압을 생성할 수 있다. 그리고, 제조 공정의 변동에 의해 드레인 전류가 증가할 때는 바이어스 전압이 감소하고, 드레인 전류가 감소할 때는 바이어스 전압이 증가하여, 전자회로 내의 트랜지스터의 동작 특성은 이상적인 특성을 유지할 수 있다.

Claims (4)

  1. 적어도 게이트에 바이어스 전압이 인가되는 인핸스먼트형 제1 트랜지스터를 갖는 고주파 전자회로와, 상기 제1 트랜지스터와 동일 기판 위에 형성된 인핸스먼트형 제2 트랜지스터와, 정전원과 접지 전원 사이에 순차로 직렬로 접속된 제1 저항과, 제2 저항 및 제3 저항과, 상기 제1 저항과 제2 저항의 접속점이 상기 제2 트랜지스트의 드레인에 접속되고, 상기 제2 저항과 제3 저항의 접속점이 상기 제2 트랜지스터의 게이트에 접속되고, 상기 제2 저항과 제3 저항의 접속점 및 그에 의해 상기 접지 전원측 단자의 전압이 상기 바이어스 전압으로서 상기 고주파 전자회로에 주어지는 바이어스 회로를 갖는 집적회로장치.
  2. 제 1항에 있어서, 특성의 분산에 따른 드레인 전류의 변동에 의해 변동하는 상기 제1 저항과 제2 저항의 접속점의 전압이, 당해 전압 변동에 의해서도 상기 제2 트랜지스터의 드레인 전류가 거의 일정하게 되는 범위로 되도록 상기 저항값이 설정되는 것을 특징으로 하는 집적회로장치.
  3. 제 1항에 있어서, 상기 바이어스 회로의 상기 제2 저항과 제3 저항의 접속점 및 그에 의해 상기 접지 전원측의 단자가, 상기 제1 트랜지스터의 게이트에 소정의 인덕턴스 소자를 통하여 접속되어 있는 것을 특징으로 하는 집적회로장치.
  4. 제 1항에 있어서, 상기 제2 저항과 제3 저항의 접속점 및 그에 의해 상기 접지 전원 측의 단자와 상기 접지 전원 사이에, 소정의 캐패시터가 접속되어 있는 것을 특징으로 하는 집적회로장치.
KR1019980000796A 1997-03-19 1998-01-14 인핸스먼트형 트랜지스터 회로의 바이어스 회로를갖는 집적회로장치 KR100262467B1 (ko)

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