CN1193845A - 含有增强型晶体管电路的偏压电路的集成电路器件 - Google Patents

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Abstract

集成电路器件包括:含有第一增强型晶体管的高频电子线路,至少一种偏压加到该晶体管的栅极上;偏压电路,它包括在形成第一增强型晶体管的基片上形成的第二增强型晶体管;以及串联在正电源和电源接地端之间的第一,第二和第三电阻,其中第一和第二电阻的连接点与第二增强型晶体管的漏极相连,第二和第三电阻的连接点与第二增强型晶体管的栅极相连,并且,第二电阻和第三电阻的连接点或靠近电源接地端的端子的电压,作为偏压加到高频电子线路中。

Description

含有增强型晶体管电路的偏压电路 的集成电路器件    
本发明涉及高频电子线路的偏压电路，该线路中增强型场效应晶体管安装在象砷化镓这样的半导体基片上；特别涉及偏压电路，即使晶体管特性随制造工艺的差异而变化，该偏压电路也能提供与晶体管特性相关的偏压。
微波单片集成电路(MMIC)通常被用作小型硬件，以处理象手提电话机中的高频信号，该微波单片集成电路中多个金属栅极场效应晶体管器件集成在象砷化镓或硅的半导体基片上。例如微波单片集成电路可以被用作放大器，用来放大高频输入信号的功率，并且产生高功率高频输出信号；或被用作混频电路，以将它接收到的高频信号转换为低频信号。
图10为通常的高频放大器及其偏压电路。电子线路10包括高频放大器，而偏压电路20产生具有恒定电位的偏压V1和V2，该偏压被供给电子线路10。在此例的电子线路10中负载R1和放大晶体管X1被连接在正电源VDD和地线之间。将高频输入信号RFin加到晶体管X1的栅极上并且在其漏电极端能产生高频输出信号RFout。此外，将偏压V1加到栅极。这样设计的电路，高频输入信号RFin与偏压V1叠加后的信号，被加在栅极和电源之间，并且通过放大得到的高频输出信号RFout将在漏电极端产生。
在此例的偏压线路中电阻R41、R42、R43和R44被串联连接在正电源电压VDD和地线之间，并且在此例中，在结点N41和N42上产生由各电阻分配的恒定电压。结点N41和N42处的电压分别通过电阻R45和R46加到电路10中。
在如图10所示的电阻分压形式的偏压电路20中，偏压V1和V2几乎是固定的。然而，微波单片集成电路(MMIC)产生例如与活性层相关的金属栅极，位于基片表面的该话性层具有预定厚度，并且该MMIC在栅极和源极之间施加电压，因此通过扩大或收缩延伸在栅极和活性层之间的耗尽层可以控制漏极电流值。因为在制造过程中活性层和金属栅极随制造而变化，所以偏压电路20的特性趋于变化。
因此对于图10中的高频放大晶体管X1，其静态特性，如夹断电压VP和漏极饱和电流IDSS，将随制造差异而产生很大的变化。因此如上所述，当加到栅极的偏压V1是固定的时，不能提供与变化的场效应晶体管X1的静态特性相关的适当的偏压，放大率和动态范围也变化了，无法得到设计的漏极电流值，并且高频放大器的设计工作特性无法实现。
因此，提供能克服上述缺点的偏压电路是本发明的一个目的。
本发明的另一个目的是提供偏压电路，相对于制造差异，该电路在一定程度上能保持高频线路特性。
根据本发明，为达到上述目的，集成电路器件应包括：
包含第一增强型晶体管的高频电子线路，至少一个偏压加到该晶体管的栅极；以及
偏压电路，它包括：
和第一增强型晶体管形成在同一片基片上的第二增强型晶体管；以及
串联在正电源和电源地线之间的第一，第二和第三电阻；
其中第一和第二电阻的连接点连接到第二增强型晶体管的漏极，第二和第三电阻的连接点连接到第二增强型晶体管的栅极，并且第二电阻和第三电阻的连接点上或靠近电源地线的端子上的电压，作为偏压加到高频电子线路。
因为在所述偏压电路中有形成在电子线路的基片上的、处理高频信号的增强型晶体管，所以，即使晶体管静态特性随制造过程引入的差异而变化，偏压也随着相应地变化。结果，该电子线路中的晶体管具有基本上恒定的工作特性。
另外，根据本发明，这样设定第一和第二电阻的阻值，使得第一和第二电阻的连接点的电压处于一个范围，在该范围内，即使该电压波动，第二晶体管漏极电流也几乎是恒定的；所述电压随漏极电流的变化而波动，而所述漏极电流随工作特性而变化。
图1是本发明的一个实施例的线路图。
图2是表示晶体管静态特性的曲线图。
图3是表示晶体管静态特性的曲线图。
图4是本发明的实施例的线路图。
图5是本发明的另一个实施例的线路图。
图6A到6C是说明图5中用来减小损耗的电感U1和U2的其它实例的简图。
图7是本发明的再一个实施例的电路图。
图8是说明图7中的相互干扰的简图。
图9是说明图7中的隔离性的简图。
图10是说明通常的放大器及其偏压电路的简图。
现在参照附图介绍本发明的最佳实施例。然而应注意，本发明的技术范围并不局限于上述实施例。
图1是本发明的一个实施例的线路图。图中示出的电路10与图10中的高频放大线路相同。更具体地说，负载R1和FET晶体管X1连接在正电源VDD和电源接地端之间，高频输入信号RFin和偏压V1被加在晶体管X1的栅极，并且在漏极端产生通过放大得到的高频输出信号RFout。
偏压电路20包括：串联在正电源VDD和电源地线端之间的电阻R11、R12、R13和R14；以及FET晶体管Q10；Q10的漏极与电阻R11和R12的连接点N11相连接，Q10的源极与电源接地端相连，并且Q10的栅极通过电阻R15与电阻R12和R13的连接点N12相连。例如结点N12处的电压VG作为偏压V1通过电阻R16提供给电路10。相同地，电阻R13和R14的连接点N13处的电压作为偏压V2通过电阻R17提供给电路10。
偏压电路20形成在半导体基片上，在该基片上还形成电子线路10。因此偏压线路20中的增强型晶体管Q10和电子线路10中的增强型晶体管X1的静态特性，随制造差异而相同地变化。
图2和3显示了图1中的晶体管的静态特性。图2显示了当栅极—源极电压VGS恒定时，漏极电流IDS相对于漏极—源极电压VDS的特性曲线。由于制造差异，漏极电流IDS的特性曲线相对于用实线所表示的特性曲线IDD2，如用虚线IDD所示的，或者如用点划线IDD3所示的那样变化。图3显示，当晶体管Q1的源极和漏极之间加恒定电压VD而栅极—源极电压VG变化(如图所示)时，漏极电流IDS的变化曲线。在此情况下，由于制造差异，所述特性曲线相对于用实线IDD2表示的特性曲线，如用虚线IDD1表示或者如用点划线IDD3表示的那样波动，VP1、VP2和VP3表示夹断电压，并且Ifmax1、Ifmax2和Ifmax3表示漏极饱和电流。
假设图2和3中的用实线表示的特性IDD2为理想静态特性，晶体管X1的栅极偏压设置为图3中的VG2。然而，当由于制造差异的缘故所述特性曲线变化为IDD1或IDD3时，则在施加栅极偏压VG2时，偏压点和工作区域波动很大，这里，IDD1用虚线表示，IDD3用点划线表示。
再参考图1，在偏压电路20中设置晶体管Q10，结点N11与晶体管Q10的漏极相连，而结点N12通过电阻R15与其栅极相连。偏压V1和V2由于使用变化的晶体管Q10的漏极电流IDS而更换，其中，IDS的变化是由于制造差异而产生的。结果，电子线路10中的放大晶体管X1的特性由于偏压V1和V2的更换而得到补偿。
偏压电路20的工作如下所示。晶体管Q10的漏极电流ID与流过电阻的电流IB之间的关系为：
        IDS≥IB    (1)
晶体管Q10的漏极电压VD低于正电源电压VDD1，其差为漏电流IDS在电阻R11上引起的电压降：
           VD＝VDD-R11×IDS    (2)
应当指出，漏电压VD与图2中描述的晶体管的静态特性曲线中的电压VDX的范围一致。此时漏极电流IDS不依赖于漏极电压VD1，而是恒定的。结点N12的电压是晶体管Q10的栅极电压VG，并且其电位低于结点N11的漏极电压VD，其差值为电流IB在电阻R12上引起的电压降：
           VG＝V-R12×IB       (3)
如图3所示，因为漏极电流IDS是无条件地相对于栅极电压VG而确定的，所以，晶体管Q10的具有预定的关系的漏极电流IDS和栅极电压VG相互补偿。上面已经说明了晶体管Q10各端子的初始值。
上述初始设定条件是：
    IDS＝IDD2
    VD＝VG2
换言这，把静态特性设定为图1和图2中的用实线表示的静态特性曲线IDD2。此初始条件相当于理想设定值。
下面将介绍晶体管Q10和X1的静态特性由于制造差异而变化的情况。假设静态特性如图2和3中的虚线所示的那样变化。那么，漏极电流ID将增加到IDD1，并且漏极电压VD按上述表达式(2)而减小。相似地，栅极电压VG按上述表达式(3)而减小。栅极电压VG的下降减少了晶体管Q10的漏极电流IDS。因此，在两者的平衡点上，晶体管Q10的漏极电流IDS增加了，并且栅极电压VG减小了。
另一方面，如图2和3中的点划线所示，当晶体管Q10和X1的漏极电流IDS沿减小方向波动时，漏极电压VD按表达式(2)增加，并且相应地，栅极电压VG按表达式(3)增加。栅极电压VG的增加伴随着晶体管Q10的漏极电流IDS的增加。因此，在两者的平衡点上，漏极电流IDS减小了，并且栅极电压VG增加了。
如上所述，即使当晶体管漏电流IDS由于制造过程波动而增加时，栅极电压VG的下降也使偏压V1降低，并且电路10中的放大晶体管X1的偏压的变化如图3的VG1所示。晶体管X1的漏极电流的增加被避免了，并且保持在偏压点设计值IDDX。另一方面，即使当晶体管的漏电流IDS由于工艺变化减少时，偏压电路20的栅极电压VG也将增加，加到电子线路10的偏压V1也提高了。结果，如图3所示，放大晶体管X1的栅极偏压V1如图3中的VG3所示那样变化，并且偏压点的漏极电流被保持在设计值IDDX不变。
如上所述，即使晶体管的漏电流随制造工艺变化而改变，栅极偏压VG2和用实线IDD1表示的特性的关系作为电子线路10的工作特性保持不变。也就是说，电子线路10的晶体管X1的特性，不随制造工艺而变化，从而可保持理想的工作特性。
图4为本发明的实施例的简图，此实施例的偏压线路20具有与图1中的偏压20相同的结构，同时把频率转换器作为电子线路10。频率转换器转换特定的高频信号RFin1，以提供低频信号，并且产生合成输出信号RFout。增强型晶体管X2有两个栅极，高频输入信号RFin1加到其中一个栅极上，而具有本机频率的高频信号RFin2加到另一个栅极上。将相同的偏压V1加到此两个栅极上。这样的设计可产生输出信号RFout，其频率不同于输入信号RFin1和RFin2的频率。在频率转换器中，象图1中的晶体管X1一样，晶体管X2可具有理想的工作特性，即不随制造工艺而变化。此原理与参照图1、2、3解释的相同，在此不再解释。
图5为本发明的另一实施例的线路图。把图1中的高频放大器用作电子线路10。偏压电路20的结构与图1中的相同。电感L1***在结点N12和偏压V1输出点之间，并且电感L2***接在结点N13和偏压V2的输出点之间。这样设计，由于电子线路10为高频，所以从电子线路10角度观察，偏压电路20具有高阻抗。因此，如图1或图4，偏压电路20的阻抗足够地高于电阻R16和R17的阻抗，以减少电子线路10的损耗。
图6A，6B和6C是说明图5中用来减少损耗的电感L1和L2的其它实例的简图。图6A中电感10和电阻R20串联。与图5中的电感L1和L2的各自独立相连相比，此电感值较低。通常，微波单片集成电路中的电感器要求有较大的空间，以提高其电感值。因此，当考虑到集成电路中空间效率时，提高电感值以降低电子线路的损耗不是最佳选择。因此若线路如图6A所示，其电感10的空间可以较小。
图6B是说明包括电感L11和电阻R21的并联电路的简图。此线路中，相对于电子线路10的高频信号1将可得到足够高的阻抗。另外，因为电阻R21并联在高频电路中，即使电感L11的电感值较小，并联电路阻抗也令人满意地高。
图6C是说明包括电感L12和电容C10的并联电路的简图。相对于电子线路10的频率，此并联电路起谐振电路的作用。因此，相对于具有谐振频率的信号，此电路具有高阻抗。根据电子线路10的频率，适当地设定电感L12和电容C10的数值。
图7为本发明的另一实施例的电路图。在电路10中设置两个高频放大器，并且把相同的偏压V2加到晶体管X11和X12的栅极。高频输入信号RFin1加到晶体管X11的栅极上，并且另一高频信号RFin2加到晶体管X12的栅极上。因此晶体管X11和X12的栅极通过电阻R17连接在一起，并且为了避免相互干扰，电容C11被连接在偏压电路20的结点N13和地线之间。
图8是说明图7中的相互干扰的简图。如上所述，因为相同的偏压V2加在两个放大器的栅极上，所以，通过电阻R17把两个输入端短路。结果引起两个高频输入信号RFin1和RFin2相互干扰。在偏压线路20中另外包括电容C11时，相对于高频输入信号，电容C11将结点N13和电源接地端短路。因此，如关于图7中的隔离的图9所示，电阻R17被有效接地。因此，避免了图8所示的相互干扰。
如上所述，根据本发明，因为在相同制造工艺中，在形成电子线路的基片上形成晶体管，并且该晶体管用于偏压电路，所以，此偏压随由制造工艺的变化引起的晶体管特性的改变而变化。当漏极电流由于制造工艺的变化而增加时，偏压将减少，并且当漏极电流减少时，偏压将增高，使得电子线路的晶体管能够保持理想的工作特性。

Claims (4)

1.一种集成电种器件，其特征在于包括：
含有第一增强型晶体管的高频电子线路，至少一种偏压加到其栅极上；和
偏压电路，它包括：
在形成所述第一个增强型晶体管的基片上形成的第二增强型晶体管，以及
串联在正电源和电源接地端之间的第一，第二和第三电阻，
其中所述第一和所述第二电阻的连接点与所述第二增强型晶体管的漏极相连，所述第二和所述第三电阻的连接点与所述第二增强型晶体管的栅极相连；并且所述第二电阻和所述第三电阻的所述连接点的电压，或者比较靠近所述电源接地端子的电压，作为偏压加到所述高频电子线路中。
2.根据权利要求1的集成电路器件，其特征在于：所述第一和第二电阻的阻值是这样设定的，使得所述第一和所述第二电阻的所述连接点的电压处于一个范围内，在该范围内，即使电压波动，所述第二晶体管的漏电流也几乎是恒定的，所述电压由于漏极电流的变化而波动，该漏极电流伴随特性的变化而变化。
3.根据权利要求1的集成电路器件，其特征在于：所述第二电阻和所述第三电阻的所述连接点，或者离所述电源接地端较近的端子，通过预定的电感器件与所述第一晶体管的栅极相连。
4.根据权利要求1的集成电路，其特征在于：预定的电容器连接在所述第二和所述第三电阻的所述连接点，或靠近所述电源接地端的所述端子，与所述电源之间。
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