KR101274719B1 - 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자 - Google Patents

박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자 Download PDF

Info

Publication number
KR101274719B1
KR101274719B1 KR1020100055514A KR20100055514A KR101274719B1 KR 101274719 B1 KR101274719 B1 KR 101274719B1 KR 1020100055514 A KR1020100055514 A KR 1020100055514A KR 20100055514 A KR20100055514 A KR 20100055514A KR 101274719 B1 KR101274719 B1 KR 101274719B1
Authority
KR
South Korea
Prior art keywords
substrate
gate
groove
etch resist
resist pattern
Prior art date
Application number
KR1020100055514A
Other languages
English (en)
Other versions
KR20110135660A (ko
Inventor
이신복
남승희
이남석
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020100055514A priority Critical patent/KR101274719B1/ko
Priority to EP10192526A priority patent/EP2395551B1/en
Priority to CN2010105809141A priority patent/CN102280452B/zh
Priority to JP2010276918A priority patent/JP5265652B2/ja
Priority to US12/967,546 priority patent/US8436356B2/en
Publication of KR20110135660A publication Critical patent/KR20110135660A/ko
Priority to US13/804,560 priority patent/US8796690B2/en
Application granted granted Critical
Publication of KR101274719B1 publication Critical patent/KR101274719B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 자가 정렬이 가능하며 비용을 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막트랜지스터 기판은 다단차 구조를 가지도록 깊이가 다른 다수개의 홈을 가지는 기판과; 상기 기판의 홈 내에 서로 교차되게 형성되어 다수개의 화소 영역을 마련하는 게이트 라인 및 데이터 라인과; 상기 기판의 홈 내에 형성되며 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터를 구비하며, 상기 박막트랜지스터의 활성층은 상기 게이트 라인 및 게이트 전극을 따라 형성되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 한다.

Description

박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자{THIN FILM TRANSISTOR SUBSTRATE, METHOD OF FABRICATING THE SAME, AND FLAT DISPLAY HAVING THE SAME}
본 발명은 자가 정렬이 가능하며 비용을 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자에 관한 것이다.
최근 표시 장치 시장은 대면적이 용이하고 경량화가 가능한 평판 디스플레이 위주로 급속히 변화하고 있다. 이러한 평판 디스플레이에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Electro Luminescence Display; OLED) 등이 있다. 이 평판 디스플레이는 다수의 박막을 지지하는 지지체로 유리 기판을 이용한다. 유리기판은 그 두께를 박형화하는데 한계가 있고, 박형화하더라도 내구성 및 유연성이 없어 쉽게 깨지는 문제점이 있다.
따라서, 최근에는 내구성 및 유연성이 없는 유리 기판 대신에 플라스틱 필름 등과 같이 얇으면서 내구성이 강한 재료를 기판으로 사용하는 플렉서블 표시 장치가 대두되고 있다.
이 플렉서블 표시 장치의 플라스틱 필름은 유리 기판에 비해 열, 장력, 화학 반응, 흡습 등의 원인으로 형태가 쉽게 변형되므로 각 공정 단계별로 기판의 형상 변화를 고려해야 하는 문제가 있다. 특히, 섭씨온도 150도에서 플라스틱 필름은 200ppm정도의 열수축 현상이 발생된다. 이러한 플라스틱 필름을 기판으로 적용하여 플렉서블 표시 장치를 형성할 경우, 박막 층간 정렬시의 정밀도가 심각하게 저하되는 문제점이 있다.
이러한 문제점을 해결하기 위해 미국 특허 공보 제7,202,179호 및 제7,521,313호에는 자가 정렬이 가능한 표시 소자가 개시되어 있다.
구체적으로, 미국 특허 공보 제7,202,179호에서는 기판 상에 다수의 박막을 형성한 후 다단차 레지스트를 마스크로 이용하여 다수의 애싱 공정과 다수의 식각 공정을 통해 다수의 박막을 패터닝한다. 이 경우, 다수의 박막 패터닝시 다단차 레지스트가 이용됨으로써 층간 정렬 문제를 해결할 수 있다. 그러나, 언더컷 공정을 사용하여 최하부막인 게이트층을 패터닝하게 된다. 여기서, 언더컷 형성 공정 구현이 어려워 패턴 형상에 제한이 있으며, 게이트층 위에 존재하는 게이트 절연막이 언더컷 구조로 인해 플로팅되므로 신뢰성이 저하된다.
미국 특허 공보 제7,521,313호에서는 단차를 가지는 기판의 양각 부분의 패턴 형성시 노출된 박막층을 표면 처리를 통해 에치 레지스턴스를 확보하여 패턴을 형성한다. 그러나, 표면 처리 공정이 가능한 재료가 한정되어 재료 확보가 어렵고 표면 처리 공정이 추가로 필요하므로 공정이 복잡한 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 자가 정렬이 가능하며 비용을 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 다단차 구조를 가지도록 깊이가 다른 다수개의 홈을 가지는 기판과; 상기 기판의 홈 내에 서로 교차되게 형성되어 다수개의 화소 영역을 마련하는 게이트 라인 및 데이터 라인과; 상기 기판의 홈 내에 형성되며 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터를 구비하며, 상기 박막트랜지스터의 활성층은 상기 게이트 라인 및 게이트 전극을 따라 형성되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 한다.
여기서, 상기 기판은 깊이가 다른 제1 홈, 제2 홈, 제3 홈 및 제4 홈을 가지며, 상기 제1 홈에 의해 상기 기판의 제1 수평면이 노출되며, 상기 제1 홈보다 깊이가 낮은 상기 제2 홈에 의해 상기 기판의 제2 수평면이 노출되며, 상기 제2 홈보다 깊이가 낮은 상기 제3 홈에 의해 상기 기판의 제3 수평면이 노출되며, 상기 제3 홈보다 깊이가 낮은 상기 제4 홈에 의해 상기 기판의 제4 수평면이 노출되는 것을 특징으로 한다.
여기서, 상기 박막트랜지스터는 상기 제1 내지 제2 수평면과, 상기 제1 내지 제3 수평면 사이에 위치하는 측면 상에 형성되는 게이트 전극과; 상기 기판의 전면 상에 형성되는 게이트 절연막과; 상기 기판의 제3 및 제4 수평면과, 상기 제2 내지 제4 수평면 사이에 위치하는 측면과 대응하는 게이트 절연막 상에 형성되는 소스 전극 및 드레인 전극과; 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되어 상기 소스 및 드레인 전극 사이의 채널을 형성하며, 상기 기판의 제2 수평면과, 상기 제2 및 제3 수평면 사이에 위치하는 측면과 대응하는 상기 게이트 절연막 상에 형성되는 상기 활성층과; 상기 소스 전극 및 드레인 전극 각각과 상기 활성층 사이에 형성되는 오믹 접촉층을 구비하는 것을 특징으로 한다.
특히, 상기 활성층은 상기 데이터 라인의 양측에 위치하는 상기 제1 홈에 의해 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 한다.
그리고, 상기 게이트 라인 및 데이터 라인은 상기 기판의 제3 수평면 상에서 상기 게이트 절연막을 사이에 두고 교차하는 것을 특징으로 한다.
또한, 상기 소스 및 드레인 전극 각각이 형성되는 상기 제4 수평면과 상기 게이트 전극이 형성되는 상기 제2 수평면 사이에 위치하는 측면의 테이퍼각은 상기 게이트 전극 및 상기 게이트 라인이 형성된 상기 제2 수평면과, 그 제2 수평면과 인접한 제5 수평면 사이에 위치하는 측면의 테이퍼각보다 작게 형성되는 것을 특징으로 한다.
한편, 상기 박막트랜지스터 기판은 상기 게이트 라인과 접속되며 상기 제2 수평면 상에 형성되는 게이트 패드와; 상기 데이터 라인과 접속되며 상기 제4 수평면 상에 형성되는 데이터 패드를 추가로 구비하며, 상기 게이트 절연막 및 활성층은 상기 게이트 패드를 노출시키도록 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 다단차 구조를 가지도록 깊이가 다른 다수개의 홈을 가지는 기판을 마련하는 단계와; 서로 교차되게 형성되어 다수개의 화소 영역을 마련하는 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터를 상기 기판의 홈 내에 형성하는 단계를 포함하며, 상기 박막트랜지스터의 활성층은 상기 게이트 라인 및 게이트 전극을 따라 형성되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 한다.
여기서, 상기 기판을 마련하는 단계는 상기 제1 내지 제4 홈과 대응하는 제1 내지 제4 돌출부를 가지는 임프린트용 몰드를 마련하는 단계와; 상기 임프린트용 몰드를 이용하여 플라스틱 필름을 가압하여 제1 내지 제4 홈을 가지는 기판을 형성하는 단계와; 상기 기판과 상기 임프린트용 몰드를 분리하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 게이트 라인 및 데이터 라인과, 박막트랜지스터를 상기 기판의 홈 내에 형성하는 단계는 상기 제1 내지 제2 수평면과, 상기 제1 내지 제3 수평면 사이에 위치하는 측면 상에 상기 게이트 라인 및 상기 박막트랜지스터의 게이트 전극을 형성하는 단계와; 상기 기판의 전면 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되어 상기 소스 및 드레인 전극 사이의 채널을 형성하며, 상기 기판의 제2 수평면과, 상기 제2 및 제3 수평면 사이에 위치하는 측면과 대응하는 상기 게이트 절연막 상에 상기 활성층을 형성하는 단계와; 상기 기판의 제3 및 제4 수평면과, 상기 제2 내지 제4 수평면 사이에 위치하는 측면과 대응하는 게이트 절연막 상에 소스 전극 및 드레인 전극과 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
구체적으로, 상기 게이트 라인 및 상기 박막트랜지스터의 게이트 전극을 형성하는 단계는 상기 기판의 전면 상에 게이트 금속층을 형성하는 단계와; 상기 제1 내지 제3 수평면과 이들 사이에 위치하는 측면 상에 제1 에치 레지스트 패턴을 형성하는 단계와; 상기 제1 에치 레지스트 패턴을 마스크로 이용하여 상기 게이트 금속층을 식각하는 단계와; 상기 제1 에치 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 활성층을 형성하는 단계의 제1 실시 예는 상기 게이트 절연막이 형성된 기판의 상기 제1 수평면 상에 제2 에치 레지스트 패턴을 형성하는 단계와; 상기 제2 에치 레지스트 패턴이 형성된 기판 상에 제1 및 제2 실리콘층을 형성하는 단계와; 상기 제2 에치 레지스트 패턴과, 상기 제2 에치 레지스트 패턴 상의 제1 및 제2 실리콘층을 리프트 오프 공정을 제거하는 단계와; 상기 제1 및 제2 수평면과, 제1 내지 제3 수평면 사이에 위치하는 측면을 덮도록 제3 에치 레지스트 패턴을 형성하는 단계와; 상기 제3 에치 레지스트 패턴을 마스크로 이용하여 상기 제1 실리콘층을 식각하여 상기 활성층 및 상기 활성층 상에 오믹 접촉층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 활성층을 형성하는 단계의 제2 실시 예는 상기 게이트 절연막이 형성된 기판의 상기 제1 수평면 상에 제2 에치 레지스트 패턴을 형성하는 단계와; 상기 제2 에치 레지스트 패턴이 형성된 기판 상에 제1 실리콘층을 형성하는 단계와; 상기 제2 에치 레지스트 패턴과, 상기 제2 에치 레지스트 패턴 상의 제1 실리콘층을 리프트 오프 공정을 제거하는 단계와; 상기 제1 및 제2 수평면과, 제1 내지 제3 수평면 사이에 위치하는 측면을 덮도록 제3 에치 레지스트 패턴을 형성하는 단계와; 상기 제3 에치 레지스트 패턴을 마스크로 이용하여 상기 제1 실리콘층을 식각하여 상기 활성층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계의 제1 실시 예는 상기 오믹 접촉층의 끝단이 일부 노출되도록 상기 제3 에치 레지스트 패턴을 애싱하는 단계와; 상기 애싱된 제3 에치 레지스트 패턴을 덮도록 상기 기판 상에 소스/드레인 금속층을 형성하는 단계와; 상기 소스/드레인 금속층 상에 제1 내지 제4 수평면 상에 제4 에치 레지스트패턴을 형성하는 단계와; 상기 제4 에치 레지스트 패턴을 마스크로 이용하여 상기 소스/드레인 금속층을 식각하는 단계와; 상기 제4 에치 레지스트 패턴을 제거하는 단계와; 상기 제3 에치 레지스트 패턴과, 상기 제3 에치 레지스트 패턴 상의 상기 소스/드레인 금속층을 리프트 오프 공정을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계의 제2 실시 예는 상기 활성층의 끝단이 일부 노출되도록 상기 제3 에치 레지스트 패턴을 애싱하는 단계와; 상기 애싱된 제3 에치 레지스트 패턴을 덮도록 상기 기판 상에 제2 실리콘층 및 소스/드레인 금속층을 형성하는 단계와; 상기 소스/드레인 금속층 상에 제1 내지 제4 수평면 상에 제4 에치 레지스트패턴을 형성하는 단계와; 상기 제4 에치 레지스트 패턴을 마스크로 이용하여 상기 소스/드레인 금속층 및 제2 실리콘층을 순차적으로 식각하여 상기 데이터 라인, 소스 전극 및 드레인 전극을 형성함과 아울러 이들 하부에 오믹 접촉층을 형성하는 단계와; 상기 제4 에치 레지스트 패턴을 제거하는 단계와; 제3 에치 레지스트 패턴을 리프트 오프 공정으로 제거하여 상기 소스 전극 및 드레인 전극을 분리함과 아울러 상기 소스 및 드레인 전극 사이의 상기 오믹 접촉층을 분리하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제2 에치 레지스트 패턴은 상기 제2 수평면 상에 형성된 게이트 절연막과 수평을 이루는 것을 특징으로 한다.
또한, 상기 박막트랜지스터 기판의 제조 방법은 상기 게이트 라인과 함께 상기 제2 수평면 상에 게이트 패드를 형성하는 단계와; 상기 데이터 라인과 함께 상기 제4 수평면 상에 형성되는 데이터 패드를 형성하는 단계와; 상기 게이트 패드 상의 상기 활성층 및 게이트 절연막을 제거하여 상기 게이트 패드를 노출시키는 단계를 추가로 포함하는 것을 특징으로 한다.
구체적으로, 상기 게이트 패드를 노출시키는 단계는 상기 소스전극, 드레인 전극, 데이터 라인 및 상기 데이터 패드가 형성된 기판 전면 상에 에치 레지스트를 도포하는 단계와; 상기 게이트 패드가 형성된 기판의 일측부를 스트립액에 침지하여 상기 에치 레지스트를 패터닝하여 제5 에치 레지스트 패턴을 형성하는 단계와; 상기 제5 에치 레지스트 패턴을 마스크로 이용하여 상기 게이트 패드 상의 상기 활성층 및 게이트 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 평판 표시 소자는 박막트랜지스터 기판과; 상기 박막트랜지스터 기판과 대향하며 구동 전극을 가지는 어레이 기판과; 상기 박막트랜지스터 기판과 상기 어레이 기판 사이에 형성되어 상기 박막트랜지스터와 상기 구동 전극을 접속시키는 컨택 스페이서를 구비하며, 상기 박막트랜지스터 기판은 다단차 구조를 가지도록 깊이가 다른 다수개의 홈을 가지는 기판과; 상기 기판의 홈 내에 서로 교차되게 형성되어 다수개의 화소 영역을 마련하는 게이트 라인 및 데이터 라인과; 상기 기판의 홈 내에 형성되며 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터를 구비하며, 상기 박막트랜지스터의 활성층은 상기 게이트 라인 및 게이트 전극을 따라 형성되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 한다.
본 발명은 깊이가 다른 다수개의 홈을 가지는 기판을 마련하며, 그 기판의 홈 내에 박막 패턴을 형성한다. 이에 따라, 본 발명은 넓은 면적을 포함하는 구조로 설계가 가능하여 레지스트 프린팅 공정 적용이 유리한다. 또한, 본 발명은 정렬 공정없이 박막을 형성할 수 있으므로 자가 정렬이 가능한다. 뿐만 아니라, 본 발명의 박막 패턴은 언더컷 구조로 형성되지 않으므로 공정성 및 신뢰성이 향상된다.
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 사시도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 다단차구조를 가지는 기판의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 4a 내지 도 4c는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 다단차구조를 가지는 기판의 제조 방법을 구체적으로 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제1 도전 패턴군의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 6a 내지 도 6c는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제1 도전 패턴군의 제조 방법을 구체적으로 설명하기 위한 사시도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 반도체층의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 8a 내지 도 8d는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 반도체층의 제조 방법을 구체적으로 설명하기 위한 사시도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제2 도전 패턴군의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 10a 내지 도 10e는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제2 도전 패턴군의 제조 방법을 구체적으로 설명하기 위한 사시도 및 단면도이다.
도 11a 및 도 11b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 게이트 패드 상의 게이트 절연막 및 활성층의 제거 공정을 설명하기 위한 사시도 및 단면도이다.
도 12a 내지 도 12d는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 게이트 패드 상의 게이트 절연막 및 활성층의 제거 공정을 구체적으로 설명하기 위한 단면도이다.
도 13은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 14a 내지 도 14i는 도 13에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명에 따른 박막트랜지스터 기판이 적용된 평판 표시 소자를 나타내는 단면도이다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1 및 도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 사시도 및 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 기판은 기판(101)과, 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부에 인접한 박막 트랜지스터(130)를 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(102)에 접속되는 게이트 패드(150)와, 데이터 라인(104)에 접속되는 데이터 패드(160)를 구비한다.
기판(101)은 순차적으로 높이가 높아지는 제1 내지 제5 수평면(T1,T2,T3,T4,T5)을 가지도록 형성되어 다단차 구조를 이룬다. 제1 수평면(T1)은 제1 깊이(d1)의 제1 홈(101a)에 의해 노출되며, 제2 수평면(T2)은 제1 깊이(d1)보다 낮은 제2 깊이(d2)의 제2 홈(101b)에 의해 노출되며, 제3 수평면(T3)은 제2 깊이(d2)보다 낮은 제3 깊이(d3)의 제3 홈(101c)에 의해 노출되며, 제4 수평면(T4)은 제3 깊이(d3)보다 낮은 제4 깊이(d4)의 제4 홈(101d)에 의해 노출된다.
특히, 제1 수평면(T1)은 인접한 화소 영역의 채널을 분리하도록 이들 사이에 위치한다. 즉, 제1 수평면(T1)은 데이터 라인을 사이에 두고 양측에 위치하는 게이트 라인과 대응하는 영역에 형성된다. 이러한 제1 수평면(T1)의 제1 홈(101a)에는 활성층들(114)이 형성되지 않으므로 인접한 화소 영역의 채널이 분리된다.
제3 수평면(T3)은 게이트 라인(102) 및 데이터 라인(104)의 교차부에 해당하는 영역이다.
제5 수평면(T5)은 기판(101)의 최대 높이에 해당하는 영역으로서, 제1 내지 제4 수평면(T1,T2,T3,T4)을 제외한 나머지 영역에 형성된다. 특히, 제5 수평면(T5)은 데이터 라인(104)과 드레인 전극(110)과, 소스 전극(108) 및 드레인 전극(110) 간의 단락을 방지하도록 인접한 수평면에 따라서 테이퍼각이 조절된다. 즉, 게이트 전극(106) 및 게이트 라인(102)이 형성된 제2 수평면(T2)과, 그 제2 수평면(T2)과 인접한 제5 수평면(T5) 사이에 위치하는 측면의 테이퍼각(θ1)은 소스 및 드레인 전극(108,110) 각각이 형성되는 제4 수평면(T4)과 게이트 전극(106)이 형성되는 제2 수평면(T2) 사이에 위치하는 측면의 테이퍼각(θ2)보다 크게 형성된다. 이에 따라, 제5 수평면(T5)과, 그 제5 수평면(T5)과 인접한 제2 수평면(T2)과 인접한 제5 수평면(T5) 사이에 위치하는 측면들에는 소스 및 드레인 전극(108,110)과 데이터 라인(104)이 연장되어 형성되지 않게 되므로 이들 간의 단락을 방지할 수 있다.
이러한 기판(101)은 폴리에틸렌 나프탈레이트(Polyethylene Naphthalate; PEN), 폴리에틸렌테레프탈레이트(Ployethylene Terephthalate; PET), 폴리에틸렌에테르프탈레이트(polyethylene ether phthalate), 폴리카보네이트(polycarbonate), 폴리이미드(polyimide) 또는 폴리아크릴레이트(polyacrylate)에서 선택된 적어도 하나의 유기 물질로 이루어진 플라스틱 필름으로 형성된다.
박막 트랜지스터(130)는 기판(101)의 제2 홈(101b) 내에 형성되며, 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹접촉층(116)을 구비한다.
게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 소스 전극(108)과 대향하는 드레인 전극(110), 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되게 형성되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다.
게이트 전극(106)은 게이트 라인(102)과 접속되며, 기판(101)의 제1 내지 제3 수평면(T1,T2,T3) 위와 이들 사이에 위치하는 측면들 위에 형성된다. 소스 전극(108)은 기판(101)의 제4 수평면(T4) 위와, 제2 내지 제4 수평면들(T2,T3,T4) 사이에 위치하는 측면들 위에 데이터 라인(104)과 접속되도록 형성된다. 드레인 전극(110)은 기판(101)의 제4 수평면(T4) 위와, 제2 내지 제4 수평면들(T2,T3,T4) 사이에 위치하는 측면들 위에 소스 전극(108)과 대향하도록 형성된다. 활성층(114)은 기판(101)의 제1 수평면(T1) 위와, 제1 및 제2 수평면들(T1,T2) 사이에 위치하는 측면들 위에 게이트 라인(102) 및 게이트 전극(106)을 따라 형성된다. 이러한 활성층(114)은 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되게 형성되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성한다. 또한, 활성층(114)은 데이터 라인(104)의 양측에 위치하는 제1 홈(101a)에 의해 인접한 화소 영역의 활성층과 분리된다.
오믹접촉층(116)은 소스 전극(108) 및 드레인 전극(110)과 데이터 라인(104) 각각과 활성층(114) 사이에 형성된다. 특히, 오믹접촉층(116)은 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된다.
게이트 라인(102)은 기판(101)의 제1 및 제2 홈(101a,101b) 내에 형성되며, 게이트 패드(150)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 기판의 제2 깊이(d2)의 제2 홈(101b) 내에 형성되며, 기판(101)의 제2 수평면(T2) 상에 게이트 라인(102)으로부터 연장되도록 형성된다. 이러한 게이트 패드(150) 상에는 게이트 절연막(112)이 형성되지 않으므로 게이트 패드(150)는 외부로 노출된다.
데이터 라인(104)은 기판(101)의 제3 및 제4 홈(101c,101d) 내에 형성되며, 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 제4 홈(101d) 내에 형성되며, 기판(101)의 제4 수평면(T4) 상에 데이터 라인(104)으로부터 연장되도록 형성된다.
이하에서는 도 1 및 도 2에 도시된 본 발명에 따른 박막트랜지스터 기판의 제조 방법을 예로 들어 설명하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 박막트랜지스터 기판의 다단차를 가지는 기판의 제조 공정을 설명하기 위한 사시도 및 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이 서로 다른 높이에 위치하는 제1 내지 제5 수평면(T1,T2,T3,T4,T5)을 가지는 기판(101)을 마련한다. 제 1 수평면(T1)은 제1 깊이(d1)의 제1 홈(101a)에 의해 노출되며, 제2 수평면(T2)은 제1 깊이(d1)보다 낮은 제2 깊이(d2)의 제2 홈(101b)에 의해 노출되며, 제3 수평면(T3)은 제2 깊이(d2)보다 낮은 제3 깊이(d3)의 제3 홈(101c)에 의해 노출되며, 제4 수평면(T4)은 제3 깊이(d3)보다 낮은 제4 깊이(d4)의 제4 홈(101d)에 의해 노출되며, 제5 수평면(T5)은 제4 수평면(T4)보다 높게 기판(101)의 최대 높이에 위치한다. 또한, 기판(101)의 제2 수평면(T2)과 제5 수평면(T5) 사이로 노출된 측면의 테이퍼각(θ1)은 제2 수평면(T2)과 제4 수평면(T4) 사이로 노출된 측면의 테이퍼각(θ2)보다 크게 형성된다.
구체적으로, 도 4a에 도시된 바와 같이 플라스틱 필름(100) 상부에 다수개의 돌출부(200a,200b,200c,200d)를 가지는 임프린트용 몰드(200)가 정렬된다. 임프린트용 몰드(200)는 높이가 순차적으로 낮아지는 제1 내지 제4 돌출부(200a,200b,200c,200d)를 가지도록 형성된다. 제1 돌출부(200a)는 제1 높이를 가지며 인접한 화소 영역에 위치하는 박막트랜지스터의 채널을 형성하는 활성층이 분리되는 영역과 대응되며, 제2 돌출부(200b)는 제1 높이보다 낮은 제2 높이를 가지며 게이트 라인, 게이트 전극 및 게이트 패드를 포함하는 제1 도전 패턴군이 형성될 영역과 대응되며, 제3 돌출부(200c)는 제2 높이보다 낮은 제3 높이를 가지며 데이터 라인과 게이트 라인의 교차 영역과 대응되며, 제4 돌출부(200d)는 제3 높이보다 낮은 높이로 데이터 라인, 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 제2 도전 패턴군이 형성될 영역과 대응된다. 이와 같은 임프린트용 몰드(200)는 탄성이 큰 고무 재료, 예를 들어 폴리디메틸실록세인(Poly dimethyl siloxane ; PDMS) 등이 이용된다. 이 임프린트용 몰드(200)는 도 4b에 도시된 바와 같이 자신의 자중 정도의 무게로 플라스틱 필름(100)을 가압한 후 플라스틱 필름(100)으로부터 임프린트용 몰드(200)를 분리한다. 그러면, 도 4c에 도시된 바와 같이 제1 내지 제4 돌출부(200a,200b,200c,200d)과 반전 전사된 패턴 형태의 제1 내지 제4 홈(101a,101b,101c,101d)과, 제1 내지 제5 수평면(T1,T2,T3,T4,T5)을 가지는 기판(101)이 형성된다. 여기서, 제1 홈(101a)은 임프린트용 몰드(200)의 제1 돌출 패턴(200a)의 높이와 대응되는 제1 깊이(d1)를 가지며, 제2 홈(101b)은 임프린트용 몰드(200)의 제2 돌출 패턴(200b)의 높이와 대응되는 제2 깊이(d2, d2<d1)를 가지며, 제3 홈(101c)은 임프린트용 몰드(200)의 제3 돌출 패턴(200c)의 높이와 대응되는 제3 깊이(d3, d3<d2)를 가지며, 제4 홈(101d)은 임프린트용 몰드(200)의 제4 돌출 패턴(200d)의 높이와 대응되는 제4 깊이(d4, d4<d3))를 가진다. 또한, 제1 수평면(T1)과 제5 수평면(T5) 사이로 노출된 측면의 테이퍼각(θ1)은 제1 수평면(T1)과 제4 수평면(T4) 사이로 노출된 측면의 테이퍼각(θ2)보다 크게 형성된다.
도 5a 및 도 5b는 본 발명에 따른 박막트랜지스터 기판의 제1 도전 패턴군의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이 기판(101)의 제1 내지 제3 수평면(T1,T2,T3)과, 이들 사이에 위치하는 측면 상에 게이트 라인(102), 게이트 전극(106) 및 게이트 패드(150)를 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 도 6a에 도시된 바와 같이 기판(101)의 전면 상에 게이트 금속층(172)과 제1 에치 레지스트가 순차적으로 형성된다. 게이트 금속층(172)으로는 알루미늄, 구리 또는 몰리브덴 등이 이용되며, 제1 에치 레지스트로는 게이트 금속층의 에천트에 내성을 가지는 아크릴 수지 또는 노블락 수지 등이 이용된다. 그런 다음, 대기압 또는 진공 상태에서 플라즈마 애싱 공정으로 제1 에치 레지스트를 애싱함으로써 제1 에치 레지스트 패턴(170)이 형성된다. 애싱 가스로는 O2, NF3, SF3, N2, 청정 건조 공기(Clean Dry Air; CDA)등의 혼합 가스가 이용된다. 제1 에치 레지스트 패턴(170)은 기판의 제4 및 제5 수평면(T4,T5)에서 제거되고 제1 내지 제3 수평면(T1,T2,T3) 각각과, 이들(T1,T2,T3) 사이에 위치하는 측면들 상에 형성된다. 이 제1 에치 레지스트 패턴(170)을 마스크로 이용하여 게이트 금속층(172)을 식각함으로써 도 6b에 도시된 바와 같이 게이트 라인(102), 게이트 전극(106), 게이트 패드(150)를 포함하는 제1 도전 패턴군이 형성된다. 제1 도전 패턴군은 제1 내지 제3 수평면(T1,T2,T3) 각각과, 이들(T1,T2,T3) 사이에 위치하는 측면들 상에 형성된다. 그리고, 도 6c에 도시된 바와 같이 스트립 공정으로 제1 도전 패턴군 위에 잔존하는 제1 에치 레지스트 패턴(170)이 제거된다.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 게이트 절연막 및 활성층과 오믹 접촉층의 제조 방법을 설명하기 위한 사시도 및 단면도이다. 한편, 도 7a에서는 오믹 접촉층이 도시되지 않았지만 오믹 접촉층은 도 7b에 도시된 바와 같이 활성층과 동일 패턴으로 형성된다.
도 7a 및 도 7b에 도시된 바와 같이 제1 도전 패턴군이 형성된 기판(101) 전면 상에 게이트 절연막(112)이 형성되며, 기판(101)의 제2 수평면(T2)과, 제2 및 제3 수평면(T2,T3) 사이에 위치하는 측면 상에는 활성층(114)과 오믹 접촉층(116)이 동일 패턴으로 형성된다. 여기서, 제2 및 제3 수평면(T2) 사이에 위치하는 측면 상에 형성되는 활성층(114)의 높이는 제2 및 제3 수평면(T3) 사이에 위치하는 측면 상에 형성되는 게이트 전극(106)의 높이보다 낮게 형성된다.
구체적으로, 도 8a에 도시된 바와 같이 제1 도전 패턴군이 형성된 기판(101)의 전면 상에 게이트 절연막(112)과 제2 에치 레지스트가 순차적으로 적층된다. 그런 다음, 대기압 또는 진공 상태에서 플라즈마 애싱 공정으로 제2 에치 레지스트를 애싱함으로써 제2 에치 레지스트 패턴(184)이 형성된다. 애싱 가스로는 O2, NF3, SF3, N2, 청정 건조 공기(Clean Dry Air; CDA)등의 혼합 가스가 이용된다. 제2 에치 레지스트 패턴(184)은 제2 내지 제5 수평면(T2,T3,T4,T5)과 이들 사이의 측면에서 제거되고 제1 수평면(T1) 상에 남게 된다. 즉, 제2 에치 레지스트 패턴(184)은 제2 수평면(T2) 상에 형성된 게이트 절연막(112)과 수평을 이루는 두께로 제1 수평면(T1) 상에 형성된 게이트 절연막(112)의 전면과 측면 상에 형성된다. 이러한 제2 에치 레지스트 패턴(184)이 형성된 기판(10) 상에 비정질 실리콘층(182)과 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(192) 또는 진성 비정질 실리콘층이 적층된다. 그런 다음, 리프트??오프 공정으로 제2 에치 레지스트 패턴(184)과, 그 위의 비정질 실리콘층(182)과 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(192)이 함께 제거됨으로써 도 8b에 도시된 바와 같이 기판(101)의 제1 수평면(T1) 상의 게이트 절연막(112) 상에 형성되는 비정질 실리콘층(182)과 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(192)이 제거되도록 패터닝됨으로써 활성층(114) 및 오믹 접촉층(116)이 형성된다. 이에 따라, 인접한 화소 영역의 채널을 형성하는 활성층(114)들과, 오믹 접촉을 위한 오믹 접촉층(116)을 포함하는 반도체층은 데이터 라인(104)을 사이에 두고 분리된다. 즉, 게이트 라인(102) 및 데이터 라인(104)의 교차 영역에 형성되는 반도체층(114,116)은 그 반도체층(114,116)의 좌우에 위치하는 게이트 라인(102) 상에 형성되는 반도체층(114,116)과 분리되어 섬형태로 형성된다.
그런 다음, 도 8c에 도시된 바와 같이 반도체층(114,116)이 형성된 기판(101) 상에 제3 에치 레지스트가 적층된다. 여기서, 제3 에치 레지스트로는 제2 에치 레지스트와 마찬가지로 반도체층의 에천트에 내성을 가지는 아크릴 수지 또는 노블락 수지 등이 이용된다. 그런 다음, 대기압 또는 진공 상태에서 플라즈마 애싱 공정으로 제3 에치 레지스트를 애싱함으로써 제3 에치 레지스트 패턴(180)이 형성된다. 애싱 가스로는 O2, NF3, SF3, N2, 청정 건조 공기(Clean Dry Air; CDA)등의 혼합 가스가 이용된다. 제3 에치 레지스트 패턴(180)은 제3 내지 제5 수평면(T3,T4,T5)과, 이들 사이의 측면에서 제거되도록 형성된다. 이 제3 에치 레지스트 패턴(180)을 마스크로 이용하여 도 8c에 도시된 바와 같이 반도체층(114,116)을 식각함으로써 반도체층(114,116)은 제1 및 제2 수평면(T1,T2)과, 제1 내지 제3 수평면(T1,T2,T3) 사이의 측면 상에 형성된다. 그리고, 도 8d에 도시된 바와 같이 스트립 공정으로 반도체층(114,116) 위에 잔존하는 제3 에치 레지스트 패턴(180)이 제거된다.
도 9a 및 도 9b는 본 발명에 따른 박막 트랜지스터 기판의 제2 도전 패턴군과 오믹 접촉층의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 9a 및 도 9b에 도시된 바와 같이 반도체층(114,116) 이 형성된 기판(101)의 제3 및 제4 수평면(T3,T4)과, 이들(T3,T4) 사이에 위치하는 측면과, 제2 및 제3 수평면 사이에 위치하는 측면 상에 소스 전극(108), 드레인 전극(110), 데이터 라인(104) 및 데이터 패드(160)를 포함하는 제2 도전 패턴군이 형성된다. 여기서, 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106) 및 활성층(114)과 중첩되도록 제2 및 제3 수평면(T2,T3) 사이에 위치하는 측면의 일부 상에 형성된다.
구체적으로, 도 10a에 도시된 바와 같이 기판(101) 상에 에치 레지스트를 도포한 후 애싱하여 오믹 접촉층(116)의 끝단의 일부를 노출시키는 에치 레지스트 패턴을 형성한다. 이러한 방법 대신에 비용을 절감하기 위해 도 8c에 도시된 활성층(114) 위에 잔존하는 제3 에치 레지스트 패턴(180)를 스트립 공정으로 제거하지 않고 제3 에치 레지스트 패턴(180)을 애싱하여 이용할 수도 있다. 이후에서는 도 8c에 도시된 제3 에치 레지스트 패턴(180)을 이용하여 패터닝하는 경우를 예로 들어 설명하기로 한다. 즉, 제3 에치 레지스트 패턴(180)을 애싱함으로써 제3 에치 레지스트 패턴(180)은 기판(101)의 제2 및 제3 수평면(T2,T3) 사이의 측면 상에 위치하는 오믹접촉층(116)의 끝단의 일부를 노출시키도록 형성된다.
그런 다음, 도 10b에 도시된 바와 같이 제3 에치 레지스트 패턴(180)이 형성된 기판(101)의 전면 상에 소스/드레인 금속층(194) 및 제4 에치 레지스트가 순차적으로 형성된다. 여기서, 제4 에치 레지스트로는 소스/드레인 금속층(194)의 에천트에 내성을 가지는 아크릴 수지 또는 노블락 수지 등이 이용된다. 그런 다음, 대기압 또는 진공 상태에서 플라즈마 애싱 공정으로 제4 에치 레지스트를 애싱함으로써 제4 에치 레지스트 패턴(196)이 형성된다. 애싱 가스로는 O2, NF3, SF3, N2, 청정 건조 공기(Clean Dry Air; CDA)등의 혼합 가스가 이용된다. 제4 에치 레지스트 패턴(196)은 제5 수평면(T5)과, 제4 및 제5 수평면(T4,T5) 사이의 측면에서 제거되고 기판(101)의 나머지 영역에 남게 된다.
그런 다음, 도 10c에 도시된 바와 같이 제4 에치 레지스트 패턴(196)을 마스크로 이용하여 소스/드레인 금속층(194)을 식각함으로써 서로 연결된 소스 및 드레인 전극(108,110)과, 데이터 라인(104)과, 데이터 패드(160)를 포함하는 제2 도전 패턴군이 형성된다. 그리고, 도 10d에 도시된 바와 같이 스트립 공정으로 제2 도전 패턴군 위에 잔존하는 제4 에치 레지스트 패턴(196)이 제거된다. 그런 다음, 리프트??오프 공정으로 제3 에치 레지스트 패턴(180)과, 소스 및 드레인 전극이 함께 제거됨으로써 소스 및 드레인 전극(108,110)이 분리된다. 그런 다음, 소스 및 드레인 전극(108,110)을 마스크로 이용한 식각 공정을 통해 소스 및 드레인 전극(108,110) 사이의 오믹 접촉층(116)이 제거되어 활성층(114)이 노출됨과 아울러 게이트 패드(150) 및 게이트 라인(102) 상부의 활성층(114)과 비중첩되는 오믹 접촉층(116)이 제거된다.
한편, 소스 및 드레인 전극(108,110)과, 소스 전극(108) 및 데이터 라인(104) 간의 단락 현상을 방지하기 위해 제2 및 제5 수평면(T2,T5) 사이에 위치하는 측면 상에는 제3 도전 패턴군이 형성되지 않는다. 구체적으로, 기판(101)의 제2 수평면(T2)과, 그 제2 수평면(T2)과 인접한 제5 수평면(T5) 사이에 위치하는 측면의 제1 테이퍼각(θ1)은 나머지 측면의 제2 테이퍼각(θ2)보다 크게 형성된다. 이러한 기판(101)에 소스/드레인 금속층(194)을 증착할 경우, 테이퍼각이 상대적으로 큰 기판(101)의 제2 및 제5 수평면(T2,T5) 사이의 측면에서는 소스/드레인 금속층(194)이 제대로 증착되지 못하므로 다른 영역에 비해 상대적으로 낮은 두께로 형성된다. 이 경우, 제1 테이퍼각(θ1)과 대응하는 제2 및 제5 수평면(T2, T5) 사이의 측면에 위치하는 소스/드레인 금속층(194)이 제2 테이퍼각과 대응하는 나머지 측면에 위치하는 소스/드레인 금속층(194)보다 식각율이 높아진다. 또한, 제1 테이퍼각(θ1)과 대응하는 제2 및 제5 수평면(T2, T5) 사이의 측면으로의 식각액 침투 속도는 나머지 영역으로의 식각액 침투속도보다 빨라 제1 테이퍼각(θ1)과 대응하는 제2 및 제5 수평면(T2, T5) 사이의 측면에 위치하는 소스/드레인 금속층(194)의 식각율이 더 높아진다. 따라서, 제1 테이퍼각(θ1)과 대응하는 제2 및 제5 수평면(T2, T5) 사이의 측면에 위치하는 소스/드레인 금속층(194)은 완전히 제거된다. 이 경우, 제1 테이퍼각(θ1)과 대응하는 제2 및 제5 수평면(T2, T5) 사이의 측면을 제외한 제4 수평면(T4) 상의 소스/드레인 금속층(194)도 식각되지만 측면보다 제4 수평면(T4)의 면적이 상대적으로 넓어 패턴 구현에는 영향을 미치지 않는다.
도 11a 및 도 11b는 본 발명에 따른 박막트랜지스터 기판의 게이트 패드 상의 게이트 절연막 및 활성층의 제거 공정을 설명하기 위한 사시도 및 단면도이다.
도 11a 및 도 11b에 도시된 바와 같이 게이트 패드(150) 상의 게이트 절연막(112) 및 활성층(114)이 제거됨으로써 게이트 패드(150)가 외부로 노출된다. 구체적으로, 도 12a에 도시된 바와 같이 제2 도전 패턴군이 형성된 기판(101) 전면 상에 제5 에치 레지스트(136)이 형성된다. 제5 에치 레지스트(136)는 게이트 절연막(112) 및 활성층(114)의 에천트에 내성을 가지는 아크릴 수지 또는 노블락 수지 등이 이용된다. 그런 다음, 도 12b에 도시된 바와 같이 스트립액이 담긴 액조에 기판(101) 상에 형성된 게이트 패드(150)와 대응하는 영역을 선택적으로 침지시킴으로써 게이트 패드(150)와 대응하는 영역의 제5 에치 레지스트(136)가 선택적으로 제거된다. 이에 따라, 도 12c에 도시된 바와 같이 게이트 패드(150)와 대응하는 영역을 노출시키는 제5 에치 레지스트 패턴(134)이 형성된다. 이 제5 에치 레지스트 패턴(134)을 마스크로 이용하여 노출된 활성층(114) 및 게이트 절연막(112)을 식각한다. 이에 따라, 게이트 패드(150) 상의 활성층(114) 및 게이트 절연막(112)이 제거되어 도 12d에 도시된 바와 같이 게이트 패드(150)가 외부로 노출되며, 게이트 패드(150)들 사이에 위치하는 게이트 절연막(112)도 제거되어 기판(101)의 제5 수평면(T5)이 노출된다.
도 13은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 13에 도시된 박막트랜지스터 기판은 도 2에 도시된 박막트랜지스터 기판과 대비하여 오믹 접촉층이 제2 도전 패턴군 하부에 이들과 동일 패턴으로 형성하는 것을 제외하고는 동일한 구성요소를 구비한다. 따라서, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
오믹접촉층(116)은 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된다. 이러한 오믹접촉층(116)은 소스 전극(108) 및 드레인 전극(110)과 데이터 라인(104) 및 데이터 패드(160) 하부에 이들과 동일 패턴으로 형성된다. 즉, 오믹 접촉층(116)은 소스 전극(108) 및 드레인 전극(110)과 데이터 라인(104) 및 데이터 패드(160)을 포함하는 제3 도전 패턴군과 동시에 형성된다.
도 14a 및 도 14i는 도 13에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 4a 내지 도 4c에 도시된 제조 방법을 통해 다단차를 가지는 기판을 마련한 다음, 도 6a 내지 도 6c에 도시된 제조 방법을 통해 제1 도전 패터군이 형성된다. 그런 다음, 도 14a에 도시된 바와 같이 제1 도전 패턴군이 형성된 기판(101)의 전면 상에 게이트 절연막(112)과 제2 에치 레지스트가 순차적으로 적층된다. 그런 다음, 제2 에치 레지스트를 애싱함으로써 제2 에치 레지스트 패턴(184)이 형성된다. 이러한 제2 에치 레지스트 패턴(184)이 형성된 기판(10) 상에 비정질 실리콘층(182)이 적층된다. 그런 다음, 리프트??오프 공정으로 제2 에치 레지스트 패턴(184)과, 그 위의 비정질 실리콘층(182)이 함께 제거됨으로써 도 14b에 도시된 바와 같이 기판(101)의 제1 수평면(T1) 상의 게이트 절연막(112) 상에 형성되는 비정질 실리콘층(182)이 제거되도록 패터닝됨으로써 활성층(114)이 형성된다. 그런 다음, 도 14c에 도시된 바와 같이 활성층(114)이 형성된 기판(101) 상에 제3 에치 레지스트가 적층된 후 애싱됨으로써 제3 에치 레지스트 패턴(180)이 형성된다. 이 제3 에치 레지스트 패턴(180)을 마스크로 이용하여 활성층(114)을 식각한다. 이어서, 도 14d에 도시된 활성층(114) 위에 잔존하는 제3 에치 레지스트 패턴(180)을 애싱한 후 에싱된 제3 에치 레지스트 패턴(180)이 형성된 기판(101)의 전면 상에 도 14e에 도시된 바와 같이 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(192) 또는 진성 비정질 실리콘층, 소스/드레인 금속층(194) 및 제4 에치 레지스트가 순차적으로 형성된다. 그런 다음, 제4 에치 레지스트를 애싱함으로써 제4 에치 레지스트 패턴(196)이 형성된다. 제4 에치 레지스트 패턴(196)을 마스크로 이용하여 소스/드레인 금속층(194) 및 불순물이 도핑된 비정질 실리콘층(192)을 순차적으로 식각함으로써 도 14f에 도시된 바와 같이 서로 연결된 소스 및 드레인 전극(108,110)과, 데이터 라인(104)과, 데이터 패드(160)를 포함하는 제2 도전 패턴군과, 이들 하부에 위치하는 오믹 접촉층(116)이 형성된다. 그리고, 도 14g에 도시된 바와 같이 스트립 공정으로 제2 도전 패턴군 위에 잔존하는 제4 에치 레지스트 패턴(196)이 제거된다. 그런 다음, 리프트??오프 공정으로 제3 에치 레지스트 패턴(180)과, 그 위의 오믹접촉층과, 소스 및 드레인 전극이 함께 제거됨으로써 도 14h에 도시된 바와 같이 소스 및 드레인 전극(108,110)이 분리되며, 소스 및 드레인 전극(108,110) 사이의 오믹 접촉층(116)이 제거되어 활성층(114)이 노출된다. 이어서, 도 12a 내지 도 12d에 도시된 제조 공정을 통해 오믹 접촉층(1116)이 제거된다.
도 15는 본 발명에 따른 박막트랜지스터 기판이 적용되는 유기 발광 표시 장치를 나타내는 단면도이다.
도 15에 도시된 유기 발광 표시 장치는 본 발명에 따른 박막트랜지스터 기판과, 발광 기판(210)과, 이들을 접속시키기 위한 컨택 스페이서(202)를 구비한다.
발광 기판(210)은 제2 기판(111) 상에 순차적으로 형성되는 제1 전극(204)과, 유기 발광층(206)과, 제2 전극(208)을 구비한다.
제1 전극(204)은 투명한 플라스틱 재질의 제2 기판(111) 상에 투명 도전성 물질로 형성된다.
유기 발광층(206)은 제1 전극(204) 상에 전자 주입층(Electron Injection layer;EIL), 전자 수송층(Electron Transport Layer; ETL), 발광층, 정공 수송층(Hole Transport Layer; HTL), 정공 주입층(Hole Injection Layer; HIL)으로 순차적으로 적층되어 형성된다. 발광층(206)은 제1 전극(204)으로부터의 전자와 제2 전극(208)으로부터의 정공이 재결합되어 생성된 여기자가 바닥상태로 되돌아가면서 특정 파장의 빛을 제2 기판(111) 방향으로 전면 발광하게 된다.
제2 전극(208)은 유기 발광층(206)을 사이에 두고 제1 전극(204)과 대향하도록 형성된다. 이러한 제2 전극(208)은 유기발광층(206) 상에 알루미늄(Al) 등과 같은 불투명한 도전 물질로 형성된다.
컨택 스페이서(202)는 발광 기판(210)의 제2 전극(208)과, 박막트랜지스터 기판의 드레인 전극(110)을 전기적으로 접속시킨다. 즉, 제2 전극(208)에는 컨택 스페이서(202)를 통해 데이터 라인(104)으로부터의 구동 신호가 공급된다. 이러한 컨택 스페이서(202)는 드레인 전극(110)과 제2 전극(208) 사이에 다수개 형성된다.
한편, 컨택 스페이서(202) 없이 드레인 전극(110)이 제2 전극(208)의 역할을 하고, 그 드레인 전극(110) 상에 유기발광층(206) 및 제1 전극(204)이 순차적으로 적층될 수도 있다. 이 경우, 컨택 스페이서(202) 없이 드레인 전극(110)이 제2 전극 (208) 역할을 하므로 컨택 스페이서(202)의 높이로 인한 전체 두께 및 무게 증가를 방지할 수 있어 경량화 및 박형화가 가능해진다.
또한, 본 발명에 따른 박막트랜지스터 기판을 유기 발광 표시 장치에 적용되는 것을 예로 들어 설명하였지만 이외에도 본 발명에 따른 박막트랜지스터 기판은 전자 잉크형 표시 장치 및 반사형 액정 표시 장치에 적용될 수 있다. 즉, 전자 잉크형 표시 장치에 적용될 경우, 본 발명에 따른 박막트랜지스터 기판은 컨택 스페이서(202)를 통해 전자 잉크 필름과 접속되거나 드레인 전극(110)이 전자 잉크형 표시 장치의 구동 전극의 역할을 할 수도 있다.
또한, 반사형 액정 표시 장치에 적용될 경우, 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 화소 영역에 형성된 드레인 전극(110)은 반사 전극으로 이용되어 액정의 구동 전극 역할을 하게 된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 게이트 라인
104 : 데이터 라인 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연막 130 : 박막트랜지스터
150 : 게이트 패드 160 : 데이터 패드

Claims (27)

  1. 다단차 구조를 가지도록 깊이가 다른 다수개의 홈을 가지는 기판과;
    상기 기판의 홈 내에 서로 교차되게 형성되어 다수개의 화소 영역을 마련하는 게이트 라인 및 데이터 라인과;
    상기 기판의 홈 내에 형성되며 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터를 구비하며,
    상기 박막트랜지스터의 활성층은 상기 게이트 라인 및 게이트 전극을 따라 형성되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 기판은 깊이가 다른 제1 홈, 제2 홈, 제3 홈 및 제4 홈을 가지며,
    상기 제1 홈에 의해 상기 기판의 제1 수평면이 노출되며, 상기 제1 홈보다 깊이가 낮은 상기 제2 홈에 의해 상기 기판의 제2 수평면이 노출되며, 상기 제2 홈보다 깊이가 낮은 상기 제3 홈에 의해 상기 기판의 제3 수평면이 노출되며, 상기 제3 홈보다 깊이가 낮은 상기 제4 홈에 의해 상기 기판의 제4 수평면이 노출되는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 박막트랜지스터는
    상기 제1 내지 제2 수평면과, 상기 제1 내지 제3 수평면 사이에 위치하는 측면 상에 형성되는 게이트 전극과;
    상기 기판의 전면 상에 형성되는 게이트 절연막과;
    상기 기판의 제3 및 제4 수평면과, 상기 제2 내지 제4 수평면 사이에 위치하는 측면과 대응하는 게이트 절연막 상에 형성되는 소스 전극 및 드레인 전극과;
    상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되어 상기 소스 및 드레인 전극 사이의 채널을 형성하며, 상기 기판의 제2 수평면과, 상기 제2 및 제3 수평면 사이에 위치하는 측면과 대응하는 상기 게이트 절연막 상에 형성되는 상기 활성층과;
    상기 소스 전극 및 드레인 전극 각각과 활성층 사이에 형성되는 오믹 접촉층을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 2 항에 있어서,
    상기 활성층은 상기 데이터 라인의 양측에 위치하는 상기 제1 홈에 의해 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 2 항에 있어서,
    상기 게이트 라인 및 데이터 라인은 상기 기판의 제3 수평면 상에서 상기 게이트 절연막을 사이에 두고 교차하는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 3 항에 있어서,
    상기 소스 및 드레인 전극 각각이 형성되는 상기 제4 수평면과 상기 게이트 전극이 형성되는 상기 제2 수평면 사이에 위치하는 측면의 테이퍼각은 상기 게이트 전극 및 상기 게이트 라인이 형성된 상기 제2 수평면과, 그 제2 수평면과 인접한 제5 수평면 사이에 위치하는 측면의 테이퍼각보다 작게 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제 2 항에 있어서,
    상기 게이트 라인과 접속되며 상기 제2 수평면 상에 형성되는 게이트 패드와;
    상기 데이터 라인과 접속되며 상기 제4 수평면 상에 형성되는 데이터 패드를 추가로 구비하며,
    상기 게이트 절연막 및 활성층은 상기 게이트 패드를 노출시키도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  8. 다단차 구조를 가지도록 깊이가 다른 다수개의 홈을 가지는 기판을 마련하는 단계와;
    서로 교차되게 형성되어 다수개의 화소 영역을 마련하는 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터를 상기 기판의 홈 내에 형성하는 단계를 포함하며,
    상기 박막트랜지스터의 활성층은 상기 게이트 라인 및 게이트 전극을 따라 형성되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 기판은 깊이가 다른 제1 홈, 제2 홈, 제3 홈 및 제4 홈을 가지며,
    상기 제1 홈에 의해 상기 기판의 제1 수평면이 노출되며, 상기 제1 홈보다 깊이가 낮은 상기 제2 홈에 의해 상기 기판의 제2 수평면이 노출되며, 상기 제2 홈보다 깊이가 낮은 상기 제3 홈에 의해 상기 기판의 제3 수평면이 노출되며, 상기 제3 홈보다 깊이가 낮은 상기 제4 홈에 의해 상기 기판의 제4 수평면이 노출되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 기판을 마련하는 단계는
    상기 제1 내지 제4 홈과 대응하는 제1 내지 제4 돌출부를 가지는 임프린트용 몰드를 마련하는 단계와;
    상기 임프린트용 몰드를 이용하여 플라스틱 필름을 가압하여 제1 내지 제4 홈을 가지는 기판을 형성하는 단계와;
    상기 기판과 상기 임프린트용 몰드를 분리하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  11. 제 9 항에 있어서,
    상기 게이트 라인 및 데이터 라인과, 박막트랜지스터를 상기 기판의 홈 내에 형성하는 단계는
    상기 제1 내지 제2 수평면과, 상기 제1 내지 제3 수평면 사이에 위치하는 측면 상에 상기 게이트 라인 및 상기 박막트랜지스터의 게이트 전극을 형성하는 단계와;
    상기 기판의 전면 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되어 상기 박막트랜지스터의 소스 및 드레인 전극 사이의 채널을 형성하며, 상기 기판의 제2 수평면과, 상기 제2 및 제3 수평면 사이에 위치하는 측면과 대응하는 상기 게이트 절연막 상에 상기 활성층을 형성하는 단계와;
    상기 기판의 제3 및 제4 수평면과, 상기 제2 내지 제4 수평면 사이에 위치하는 측면과 대응하는 게이트 절연막 상에 상기 소스 전극 및 드레인 전극과 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 라인 및 상기 박막트랜지스터의 게이트 전극을 형성하는 단계는
    상기 기판의 전면 상에 게이트 금속층을 형성하는 단계와;
    상기 제1 내지 제3 수평면과 이들 사이에 위치하는 측면 상에 제1 에치 레지스트 패턴을 형성하는 단계와;
    상기 제1 에치 레지스트 패턴을 마스크로 이용하여 상기 게이트 금속층을 식각하는 단계와;
    상기 제1 에치 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  13. 제 11 항에 있어서,
    상기 활성층을 형성하는 단계는
    상기 게이트 절연막이 형성된 기판의 상기 제1 수평면 상에 제2 에치 레지스트 패턴을 형성하는 단계와;
    상기 제2 에치 레지스트 패턴이 형성된 기판 상에 제1 및 제2 실리콘층을 형성하는 단계와;
    상기 제2 에치 레지스트 패턴과, 상기 제2 에치 레지스트 패턴 상의 제1 및 제2 실리콘층을 리프트 오프 공정을 제거하는 단계와;
    상기 제1 및 제2 수평면과, 제1 내지 제3 수평면 사이에 위치하는 측면을 덮도록 제3 에치 레지스트 패턴을 형성하는 단계와;
    상기 제3 에치 레지스트 패턴을 마스크로 이용하여 상기 제1 실리콘층을 식각하여 상기 활성층 및 상기 활성층 상에 오믹 접촉층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계는
    상기 오믹 접촉층의 끝단이 일부 노출되도록 상기 제3 에치 레지스트 패턴을 애싱하는 단계와;
    상기 애싱된 제3 에치 레지스트 패턴을 덮도록 상기 기판상에 소스/드레인 금속층을 형성하는 단계와;
    상기 소스/드레인 금속층 상에 제1 내지 제4 수평면 상에 제4 에치 레지스트패턴을 형성하는 단계와;
    상기 제4 에치 레지스트 패턴을 마스크로 이용하여 상기 소스/드레인 금속층을 식각하는 단계와;
    상기 제4 에치 레지스트 패턴을 제거하는 단계와;
    상기 제3 에치 레지스트 패턴과, 상기 제3 에치 레지스트 패턴 상의 상기 소스/드레인 금속층을 리프트 오프 공정을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  15. 제 11 항에 있어서,
    상기 활성층을 형성하는 단계는
    상기 게이트 절연막이 형성된 기판의 상기 제1 수평면 상에 제2 에치 레지스트 패턴을 형성하는 단계와;
    상기 제2 에치 레지스트 패턴이 형성된 기판 상에 제1 실리콘층을 형성하는 단계와;
    상기 제2 에치 레지스트 패턴과, 상기 제2 에치 레지스트 패턴 상의 제1 실리콘층을 리프트 오프 공정을 제거하는 단계와;
    상기 제1 및 제2 수평면과, 제1 내지 제3 수평면 사이에 위치하는 측면을 덮도록 제3 에치 레지스트 패턴을 형성하는 단계와;
    상기 제3 에치 레지스트 패턴을 마스크로 이용하여 상기 제1 실리콘층을 식각하여 상기 활성층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계는
    상기 활성층의 끝단이 일부 노출되도록 상기 제3 에치 레지스트 패턴을 애싱하는 단계와;
    상기 애싱된 제3 에치 레지스트 패턴을 덮도록 상기 기판 상에 제2 실리콘층 및 소스/드레인 금속층을 형성하는 단계와;
    상기 소스/드레인 금속층 상에 제1 내지 제4 수평면 상에 제4 에치 레지스트패턴을 형성하는 단계와;
    상기 제4 에치 레지스트 패턴을 마스크로 이용하여 상기 소스/드레인 금속층 및 제2 실리콘층을 순차적으로 식각하여 상기 데이터 라인, 소스 전극 및 드레인 전극을 형성함과 아울러 이들 하부에 오믹 접촉층을 형성하는 단계와;
    상기 제4 에치 레지스트 패턴을 제거하는 단계와;
    제3 에치 레지스트 패턴을 리프트 오프 공정으로 제거하여 상기 소스 전극 및 드레인 전극을 분리함과 아울러 상기 소스 및 드레인 전극 사이의 상기 오믹 접촉층을 분리하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  17. 제 13 항 또는 제 15 항에 있어서,
    상기 제2 에치 레지스트 패턴은 상기 제2 수평면 상에 형성된 게이트 절연막과 수평을 이루는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  18. 제 11 항에 있어서,
    상기 게이트 라인과 함께 상기 제2 수평면 상에 게이트 패드를 형성하는 단계와;
    상기 데이터 라인과 함께 상기 제4 수평면 상에 형성되는 데이터 패드를 형성하는 단계와;
    상기 게이트 패드 상의 상기 활성층 및 게이트 절연막을 제거하여 상기 게이트 패드를 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 게이트 패드를 노출시키는 단계는
    상기 소스전극, 드레인 전극, 데이터 라인 및 상기 데이터 패드가 형성된 기판 전면 상에 에치 레지스트를 도포하는 단계와;
    상기 게이트 패드가 형성된 기판의 일측부를 스트립액에 침지하여 상기 에치 레지스트를 패터닝하여 제5 에치 레지스트 패턴을 형성하는 단계와;
    상기 제5 에치 레지스트 패턴을 마스크로 이용하여 상기 게이트 패드 상의 상기 활성층 및 게이트 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  20. 제 9 항에 있어서,
    상기 활성층은 상기 데이터 라인의 양측에 위치하는 상기 제1 홈에 의해 인접한 상기 화소 영역의 활성층과 분리되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  21. 제 9 항에 있어서,
    상기 게이트 라인 및 데이터 라인은 상기 기판의 제3 수평면 상에서 상기 게이트 절연막을 사이에 두고 교차하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  22. 제 11 항에 있어서,
    상기 소스 및 드레인 전극 각각이 형성되는 상기 제4 수평면과 상기 게이트 전극이 형성되는 상기 제2 수평면 사이에 위치하는 측면의 테이퍼각은 상기 게이트 전극 및 상기 게이트 라인이 형성된 상기 제2 수평면과, 그 제2 수평면과 인접한 제5 수평면 사이에 위치하는 측면의 테이퍼각보다 작게 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  23. 박막트랜지스터 기판과;
    상기 박막트랜지스터 기판과 대향하며 구동 전극을 가지는 어레이 기판과;
    상기 박막트랜지스터 기판과 상기 어레이 기판 사이에 형성되어 상기 박막트랜지스터와 상기 구동 전극을 접속시키는 컨택 스페이서를 구비하며,
    상기 박막트랜지스터 기판은
    다단차 구조를 가지도록 깊이가 다른 다수개의 홈을 가지는 기판과;
    상기 기판의 홈 내에 서로 교차되게 형성되어 다수개의 화소 영역을 마련하는 게이트 라인 및 데이터 라인과;
    상기 기판의 홈 내에 형성되며 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터를 구비하며,
    상기 박막트랜지스터의 활성층은 상기 게이트 라인 및 게이트 전극을 따라 형성되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 하는 평판 표시 소자.
  24. 제 23 항에 있어서,
    상기 다수개의 홈을 가지는 기판은 깊이가 다른 제1 홈, 제2 홈, 제3 홈 및 제4 홈을 가지며,
    상기 제1 홈에 의해 상기 기판의 제1 수평면이 노출되며, 상기 제1 홈보다 깊이가 낮은 상기 제2 홈에 의해 상기 기판의 제2 수평면이 노출되며, 상기 제2 홈보다 깊이가 낮은 상기 제3 홈에 의해 상기 기판의 제3 수평면이 노출되며, 상기 제3 홈보다 깊이가 낮은 상기 제4 홈에 의해 상기 기판의 제4 수평면이 노출되는 것을 특징으로 하는 평판 표시 소자.
  25. 제 24 항에 있어서,
    상기 박막트랜지스터는
    상기 제1 내지 제2 수평면과, 상기 제1 내지 제3 수평면 사이에 위치하는 측면 상에 형성되는 게이트 전극과;
    상기 기판의 전면 상에 형성되는 게이트 절연막과;
    상기 기판의 제3 및 제4 수평면과, 상기 제2 내지 제4 수평면 사이에 위치하는 측면과 대응하는 게이트 절연막 상에 형성되는 소스 전극 및 드레인 전극과;
    상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되어 상기 소스 및 드레인 전극 사이의 채널을 형성하며, 상기 기판의 제2 수평면과, 상기 제2 및 제3 수평면 사이에 위치하는 측면과 대응하는 상기 게이트 절연막 상에 형성되는 상기 활성층과;
    상기 소스 전극 및 드레인 전극 각각과 상기 활성층 사이에 형성되는 오믹 접촉층을 구비하는 것을 특징으로 하는 평판 표시 소자.
  26. 제 24 항에 있어서,
    상기 활성층은 상기 데이터 라인의 양측에 위치하는 상기 제1 홈에 의해 상기 인접한 화소 영역의 활성층과 분리되는 것을 특징으로 평판 표시 소자.
  27. 제 24 항에 있어서,
    상기 게이트 라인 및 데이터 라인은 상기 기판의 제3 수평면 상에서 상기 게이트 절연막을 사이에 두고 교차하는 것을 특징으로 하는 평판 표시 소자.
KR1020100055514A 2010-06-11 2010-06-11 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자 KR101274719B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020100055514A KR101274719B1 (ko) 2010-06-11 2010-06-11 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자
EP10192526A EP2395551B1 (en) 2010-06-11 2010-11-25 Thin film transistor substrate and method of fabricating the same
CN2010105809141A CN102280452B (zh) 2010-06-11 2010-12-06 薄膜晶体管基板、其制造方法及具有该基板的平板显示器
JP2010276918A JP5265652B2 (ja) 2010-06-11 2010-12-13 薄膜トランジスタ基板及びその製造方法並び該薄膜トランジスタを有する平板表示素子
US12/967,546 US8436356B2 (en) 2010-06-11 2010-12-14 Thin film transistor substrate, method of fabricating the same and flat display having the same
US13/804,560 US8796690B2 (en) 2010-06-11 2013-03-14 Thin film transistor substrate, method of fabricating the same and flat display having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100055514A KR101274719B1 (ko) 2010-06-11 2010-06-11 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자

Publications (2)

Publication Number Publication Date
KR20110135660A KR20110135660A (ko) 2011-12-19
KR101274719B1 true KR101274719B1 (ko) 2013-06-25

Family

ID=43480792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100055514A KR101274719B1 (ko) 2010-06-11 2010-06-11 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자

Country Status (5)

Country Link
US (2) US8436356B2 (ko)
EP (1) EP2395551B1 (ko)
JP (1) JP5265652B2 (ko)
KR (1) KR101274719B1 (ko)
CN (1) CN102280452B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101079519B1 (ko) * 2009-12-21 2011-11-03 성균관대학교산학협력단 유기 박막 트랜지스터 및 그 제조방법
KR101274719B1 (ko) * 2010-06-11 2013-06-25 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자
KR101987094B1 (ko) * 2012-06-15 2019-10-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
WO2014120118A1 (en) 2013-01-29 2014-08-07 Hewlett-Packard Development Company, L.P. Interconnects through dielectric vias
US10170504B2 (en) 2013-02-22 2019-01-01 Boe Technology Group Co., Ltd. Manufacturing method of TFT array substrate, TFT array substrate and display device
CN103165530B (zh) * 2013-02-22 2015-01-28 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置
US9190427B2 (en) * 2013-05-30 2015-11-17 Boe Technology Group Co., Ltd. Array substrate and manufacturing method thereof, and display device
CN103489922B (zh) * 2013-09-30 2017-01-18 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
GB2526316B (en) * 2014-05-20 2018-10-31 Flexenable Ltd Production of transistor arrays
CN104393002A (zh) * 2014-10-29 2015-03-04 合肥京东方光电科技有限公司 一种显示基板及其制作方法、显示装置
KR102370035B1 (ko) * 2015-02-05 2022-03-07 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
CN105304644A (zh) * 2015-10-15 2016-02-03 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
FR3053834B1 (fr) 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor
US10991582B2 (en) 2016-12-21 2021-04-27 Canon Kabushiki Kaisha Template for imprint lithography including a recession, an apparatus of using the template, and a method of fabricating an article
US10333086B2 (en) 2017-08-21 2019-06-25 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Flexible display panel fabrication method and flexible display panel
CN107342375B (zh) * 2017-08-21 2019-05-31 深圳市华星光电半导体显示技术有限公司 柔性显示面板的制作方法及柔性显示面板
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682832A (ja) * 1992-08-31 1994-03-25 Sony Corp 表示装置
JPH1154762A (ja) * 1997-07-25 1999-02-26 Lg Semicon Co Ltd 薄膜トランジスタ及びその製造方法
KR20030074104A (ko) * 2002-03-12 2003-09-19 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법 및 반도체장치
US20060160278A1 (en) 2005-01-18 2006-07-20 Ping Mei Thin film device active matrix by pattern reversal process

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04170519A (ja) * 1990-11-01 1992-06-18 Matsushita Electric Ind Co Ltd 平面ディスプレー用配線およびその形成方法と液晶ディスプレー用非線形抵抗素子
JPH1031228A (ja) * 1996-07-15 1998-02-03 Fujitsu Ltd 液晶表示装置及びその製造方法
US6933568B2 (en) * 2002-05-17 2005-08-23 Samsung Electronics Co., Ltd. Deposition method of insulating layers having low dielectric constant of semiconductor device, a thin film transistor substrate using the same and a method of manufacturing the same
KR100560403B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
US7056834B2 (en) * 2004-02-10 2006-06-06 Hewlett-Packard Development Company, L.P. Forming a plurality of thin-film devices using imprint lithography
US7512313B2 (en) 2004-02-11 2009-03-31 Intel Corporation System and method for automatically capturing user edits in a digital recording
KR100544144B1 (ko) * 2004-05-22 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
JP4096933B2 (ja) * 2004-09-30 2008-06-04 セイコーエプソン株式会社 パターンの形成方法
US7202179B2 (en) 2004-12-22 2007-04-10 Hewlett-Packard Development Company, L.P. Method of forming at least one thin film device
JP4939809B2 (ja) * 2005-01-21 2012-05-30 株式会社半導体エネルギー研究所 発光装置
US7341893B2 (en) * 2005-06-02 2008-03-11 Hewlett-Packard Development Company, L.P. Structure and method for thin film device
KR101294844B1 (ko) * 2005-12-29 2013-08-08 엘지디스플레이 주식회사 유기 전계 발광 표시소자의 제조방법 및 이를 이용한 유기전계 발광 표시소자
KR100685854B1 (ko) * 2006-01-25 2007-02-22 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
KR20070082644A (ko) * 2006-02-17 2007-08-22 삼성전자주식회사 박막 트랜지스터 표시판 및 표시 장치
JP2007281416A (ja) * 2006-03-17 2007-10-25 Seiko Epson Corp 金属配線形成方法及びアクティブマトリクス基板の製造方法
JP4524680B2 (ja) * 2006-05-11 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器
KR101213103B1 (ko) 2006-06-30 2013-01-09 엘지디스플레이 주식회사 합착 장치 및 이를 이용한 전계발광소자의 제조방법
TWI352430B (en) * 2006-10-14 2011-11-11 Au Optronics Corp Lcd tft array substrate and fabricating method the
JP5038047B2 (ja) * 2006-10-14 2012-10-03 友達光電股▲ふん▼有限公司 液晶表示装置の薄膜トランジスタアレイ基板及びその製造方法
KR100922802B1 (ko) * 2006-12-29 2009-10-21 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
US7795062B2 (en) * 2007-04-03 2010-09-14 Hewlett-Packard Development Company, L.P. Method of forming a pressure switch thin film device
JP2009021477A (ja) * 2007-07-13 2009-01-29 Sony Corp 半導体装置およびその製造方法、ならびに表示装置およびその製造方法
KR101501699B1 (ko) * 2007-09-19 2015-03-16 삼성디스플레이 주식회사 유기 박막 트랜지스터 기판 및 이의 제조 방법
CN100530606C (zh) * 2007-12-05 2009-08-19 上海广电光电子有限公司 薄膜晶体管阵列基板的制造方法
US8021935B2 (en) * 2008-10-01 2011-09-20 Hewlett-Packard Development Company, L.P. Thin film device fabrication process using 3D template
KR101532058B1 (ko) * 2008-09-26 2015-06-29 삼성디스플레이 주식회사 박막 트랜지스터 제조용 절연막 패턴, 이의 제조 방법 및 이를 이용한 박막 트랜지스터 기판 제조 방법
WO2010084725A1 (ja) * 2009-01-23 2010-07-29 シャープ株式会社 半導体装置およびその製造方法ならびに表示装置
US8415678B2 (en) * 2009-05-21 2013-04-09 Sharp Kabushiki Kaisha Semiconductor device and display device
KR101274719B1 (ko) * 2010-06-11 2013-06-25 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682832A (ja) * 1992-08-31 1994-03-25 Sony Corp 表示装置
JPH1154762A (ja) * 1997-07-25 1999-02-26 Lg Semicon Co Ltd 薄膜トランジスタ及びその製造方法
KR20030074104A (ko) * 2002-03-12 2003-09-19 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법 및 반도체장치
US20060160278A1 (en) 2005-01-18 2006-07-20 Ping Mei Thin film device active matrix by pattern reversal process

Also Published As

Publication number Publication date
CN102280452B (zh) 2013-12-11
US8796690B2 (en) 2014-08-05
KR20110135660A (ko) 2011-12-19
EP2395551A1 (en) 2011-12-14
US20110303917A1 (en) 2011-12-15
JP2011257728A (ja) 2011-12-22
EP2395551B1 (en) 2012-09-26
JP5265652B2 (ja) 2013-08-14
CN102280452A (zh) 2011-12-14
US20130292678A1 (en) 2013-11-07
US8436356B2 (en) 2013-05-07

Similar Documents

Publication Publication Date Title
KR101274719B1 (ko) 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자
EP3300130A1 (en) Display device and manufacturing method thereof
KR102159792B1 (ko) 가요성 표시 장치 및 그 제조 방법
JP2006146205A (ja) 平板表示装置及びその製造方法
WO2015027626A1 (zh) 显示面板及其制备方法、显示装置
JP2005093396A5 (ko)
JP2007142446A (ja) Ａｍｅｌ（アクティブマトリックスｅｌ）ディスプレイパネルおよびその製造方法
TWI584491B (zh) 發光裝置與其製作方法
US20140175467A1 (en) Thin film transistor array substrate and method of manufacturing the same
US20190252415A1 (en) Array substrates and manufacturing methods thereof, and display panels
CN110071153B (zh) 显示基板及其制作方法、显示面板、显示装置
CN104124266A (zh) 有机发光二极管显示器及其制造方法
CN111584750B (zh) 一种显示面板、显示装置和显示面板的制作方法
JP2006202722A (ja) 有機ｅｌ表示装置の製造方法
KR20190051629A (ko) 표시 장치 및 표시 장치 제조 방법
WO2005057530A1 (ja) 薄膜トランジスタ集積回路装置、アクティブマトリクス表示装置及びそれらの製造方法
CN113835557B (zh) 显示面板及其制造方法
KR20160066463A (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
CN115224219A (zh) 显示面板、显示面板制备方法及显示装置
CN112310327B (zh) 显示面板和显示装置
CN114613821A (zh) 显示面板、其制造方法以及拼接显示装置
JP5036628B2 (ja) 有機ｅｌ表示装置の製造方法
KR20110065741A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
CN113056822A (zh) 显示基板母板的制作方法和显示装置
CN110828484A (zh) 一种显示面板、其制作方法及显示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160530

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180515

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 7