TW434882B - SRAM device having negative voltage generator for performing stable data latch operation - Google Patents

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d34BS A7 B7 五、發明説明（1 ) .[發明範圍] 本發明保有關丰導體記憶體裝置者。特.別是有關靜態隨 機存取記憶體（SRAM : Static Random Access Memory), 以F簡稱爲靜態記憶體。較詳細地説，本發明係有關能穩 定地鎖住資料動作的靜態記憶體及其驅動方法。 [習知技藝] . 如圖1所示的一般靜態記憶體（SRAM )，如圖所示，驅動 電晶體（1 〇 ]、丨〇2 )之源極端連接到接地電壓（g N D )，没極 端（drain )連接到有貯存資料之單元.節點，節點1與節點2。 所以’藉著字線，經由能控制接通/關斷（on/ 0ff)之存取 電晶體（Π I、1 1 2 )’單元節點連接到資料存取線的位元線 (bit line) , bit、bit。 經濟部中央標率局貞工消f合作社印掣 具有這種構造的習知靜態記憶體單元有以下的問題。位 元線在電源電壓位準時，爲了預先充電，能使字線持績動 作之位元線的正電荷會流到是單元節點之節點1與2，而使 節點1與節點2的電壓上升。此時，電源電壓若是低電位， 因爲高電位的單元節點的電壓亦會變低，流到低電位的單 元節點之驅動電晶體電流量跟著減少，而使低電位的單元 節點之電壓會進一步昇高：低電位的單元節點之電壓若是 高電位，會使高電位的電元節點之驅動電晶體變弱，品高 電位的單元節點之電壓就不能維持在高電位°藉此，二個 節點間的電壓差（Voltage gap)就會減少。又，在低溫時， 爲了使驅動電晶體的臨界電壓（thresh〇丨d voltage )上升，會 使上述之接觸现象加速。總之’在低電源電壓時，高電位 -4, 本紙張尺度適用中國國家棍聲（CNS〉Μ規柏（210X、297公ffi ) 34 A7 -----1 _B7 五、發明説明（2 ) ~~~ — 〜 的單儿節點與低長位的單元節點之電歷間隔會減少，單元 =雜訊免，端微弱’單元電流會滅少，單元會變成不穩 ^。又，早兀電流減少，在位元線上，會使單元資科之 送時間延遲，而這就是缺點之所在。 ’ 八圖2A和圖2B係如圖〗之習知靜態記憶體單元的暫態電壓 分析（transient voltage analysis)，圖2八是電源電壓模擬 uv(伏特）Vcc(電源、電整）之時，圖2B是電源電壓模擬 2.0V(伏特）Vcc之時3參照圖-面，節點丄，節點2單元節點 兩者間的電壓差在2.5 V Vcc之時爲i 3 v 而在2 v ^時‘， 電壓差爲0.45V。即，電源電.壓在低電壓時，單元節點兩 者之間的電壓差亦是不少，這是很明顯的。 在這樣的理由之下，因使用低電源電壓是趨勢所在，靜 態記憶體的電源電壓從5 V會如台階般降至3.3V，從3 3 v 會如台階般降至2 · 2 V，由此，在單元的鎖住資料動作會有 不穩定之問題。 [本發明欲解決的課題] 本發明之目的，鑑於這種習知問題，提供了由使用較低 之電趣電壓（Vcc )的靜態記憶體單元構造，來使鎖住資料 動作穩定之靜態記憶體與其驅動方法。 [解決課題的方法]. . 本發明爲了解決上述之課題，在具備了包含有驅動電晶 體及存取電晶體之單位單元的靜態記憶體，在上述靜態記 'k.體的讀取週期之時，連接到上述之單位單元的字線處於 動作狀態，該字線能以負電壓驅動上述驅動電晶體的源 -5,' 本纸張尺度適用中國国家標準（CNS ) Λ4規格（210X297公犮） {請先閲讀免面之}±.意事項再填耗本頁〕 訂 經濟部中央梯準局員工消费合作社印製 經濟部中央標準局員工消费合作社印製 4 3 488ρ A7 ------—____ B7_________ 五、發明説明（3 ) 極其他者則能用接地電壓驅動上述驅動電晶體的源極， 而這疋本發明所具備的驅動手段。 所以’上述之驅動手段具備有：連接到上述電晶體之源 極的輸出端：邏輯電路部，其能與多數的控制信號響應， 來糾別上述之靜癌記憶體是否爲讀取週期，並判.別連接在 上述單位單元之字線（word line)是否處於動作狀態，上述 之靜態記憶體在讀取週期時，上述字線處於動作狀態，該 上述字線能使邏輯電位之高電·位移至低電位：放電手、段， 其能與上述邏輯電路部之輸出響應，，上述之靜態電晶體在 讀取週期時·，上述之字線不是處於動作狀態，而使上述之 輸出端放電變成接地電壓；提供電容手段，其連接至上述 之邏輯電路部與上述之輸出端。 又，上述之驅動手段進一步具備有：第1金屬氧化物電晶 體（MOS transistor) ’其在上述單位單元被施加電源之初期 狀態能以上述輸出端的電壓位準爲自己的臨界電壓d上 述之邏輯電路部是由下列者所構成：能輸入上述之多數控 制h號的第1節點閛極（nocie gate):能輸入上述之第^節點 間極所輸出反轉信號與其延遲信號之第2節點閘極-:緩衝 部（buffering)，其能緩衝上述之第2節點閘極（gate)的輸 出，且對上述之提供電容手段提供輸出。上述之放電手^ 具備有：第2金屬氧化物丰導體電晶體（M〇s transisi〇r)， 其連接到上述之輸出端與接地電源端之間，當接通時，使 上述之輸出端放電變成接地電壓：第3及第4金屬氧化物半 導體電晶體（MOS transistor)’其等藉由上述之延遲信逆來 -6-, 本纸疢尺度適用中國國家榇準（CMS ) Α4规栝（WOX297公及） ---------ο------II-----1M (請先閲讀t面之ΪΪ-意寧項再填耗本頁) 經濟部中央標準局員工消费合作社印製 434882 五、發明説明（4 ) ~ ~ --— 技制，並控制 *中2金屬氧化物半導體電晶體的接通/關斷 % 作（ο n / off),…、， j .上述心提供電容手段是由第5金屬氧化物 半導體電晶體所拔+ ^ ' ' 4構成，孩電晶體之閘極（gate )連接到上述 之知出端，而源> , 艰％s ( source )與汲極（drain )則連接到上述之 緩埤部的輸出端。 所以’具備有單位單元之靜態記憶體，該單位單元含有

驅動電晶體也左^ A R A /、存取電晶體，該靜態記憶體具備有下述之驅 動手段：在h、+， % 建靜態記憶體之·讀取週期時，連接到上述單 :單几之字線處於動作狀態，含有上述之驅動電晶體的源 士述驅動電晶體之井，與含有上述之井和上述之存取 ^'卵肪·的井，其能各別用負電壓來驅動：其他者，則上述 驅每兒晶體之原極，與含有上述驅動電晶體之井，和含有 上述存取電晶體之井，其能各別用接地電壓來驅動》 所以’在具備有單位單元之靜態記憶體的驅動方法，該 單位單疋包含有驅動電晶體與存取電晶體，爲了在低動作 4壓時穩定鎖住資料動作，在上述靜態記憶體之讀取週期 時’速接到上述單位單元之字線處於動作狀態，上述之驅 動t晶體的源極能用負電壓來驅動：其他者，則用接地電 壓來驅動上述驅動電晶體之源極。 [發明之實施例.] - 以T ’請參照如附圆所示之理想的實施例，以便來更詳 細地說明本發明。 圖3係本發明之靜態記憶體單元電路圖的實施例，其與習 知靜恐冗憶體電路不同之處在於驅動電晶體（3 〇〗、3 〇2 )之 ____-7, * ^紙張尺度適用中"5¾¾票準（規招（210><加公兹）: {請先聞颉t而之士意平項再填特本頁)

4BB 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（5 ) 源極並不是·連接到接地電壓，而是連接到負電壓驅動部 ( 3 00 )，該負電壓驅動部（300 )能產生負電壓和接地電壓。 負電壓驅動部（300 )在讀取週期時，僅當字線處於動作狀 才把用負電壓驅動該驅動電晶體（3.0 1、3 02 )的源杯 側：其他之動作則在該驅動電晶體（3〇1、3〇2)之源極側供 應接地電壓。 圖4是適用於本發明之實施例，其係負電壓驅動部之電路 圖3 . 如幽所示，負電壓驅動部在讀取，週期時，僅在字線處於 動作狀態才能用負電壓來驅動該驅動電晶體的源極側：其 他的動作則是爲了供應接地電壓給該驅動電晶體之源極 側，即’爲了配合其時序’能組合在習知靜態記憶體所使 用的控制信號群（P W L，PEQB，DEQB )，來產生負電壓 及接地電壓？ 在具體説明圖4所示的負電壓驅動部之前，可透過圖5來 觀看各控制信號（P W L，PEQB，DEQB )。 首先，控制信號” PEQB ”是位址輸入信號，其係依序通過 位址緩衝器（address buffer)與位址轉移偵測器（address transition detector)而產生乏信號。控制信號，· DEQB ”是資 料輸入信號，係依序通過資料缓衝器（date buffer'.)與資料 轉移偵測器（date timsition detector)而產生成之信號。控 制信號"P W L ”脈衝字線（Pulsed Word Line)是位址輸入信 號（PEQB )與資枓輸入信號（DEQB )通過脈衝字線（P W L)產 生器所生成之信號。 _- 8 - .___ 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ·291公炖）一 (¾先閱讀f-面之¾.意事硕再填离本頁)

S1T 線' 4ΒΒ Λ7 B7 五、發明説明（ 6 經濟部中央榡準局員工消费合作社印製 負電壓驅動部（300)靠輸入這樣的控制信號pWL， PEQB ’和DEQB來驅動。參照圖4來觀看其細部構造，該 負電壓驅動部（300)包含有：以控制.信號pWL，pEQB，和 DEQB爲輸入之第1節點閘極（n〇de gate 465 );第2節點閉 極（node gate 47〇 )，其以使用第丨.節點閘極輸出之反轉信號 與其輸出作爲輸入：緩衝部（472)，其能緩衝第2節點閘極 之輸出：p溝道金屬氧化物半導體電晶體（PM〇S transist〇r 42 1 )，其源極、没極與N _基底共同連接到緩衝部（472 )的 輸出，以便作爲電容來動作：N溝.通金屬氧化物半φ體電 晶體（NMOS transistor 4 12 )，其連接到 pm〇S 電晶-體（42 1 ) 與接i'也電源端之間’當接通時，會使輸出端節點的電壓放 電變成接地電壓位準：P溝道金屬氧化物半導體電晶體 (PMOS transistor 423 )’在靜態記憶體單元上施加電源之 初期狀態的輸出端節點電壓位準變成類似自己的臨界電 壓，則其連接辛輸出端節點與接地電源端之間的連接，會 變成二極體連接（diode-copied) : P溝道金屬氧化物半導體 電晶體（PMOS transistor 422 )和N溝道金屬氧化物半導體 電晶體（NMOS transistor 411 )，其等能控制NMOS電晶體 (4 1 2 )的接通/關店（on / off )，並用能在一固定時間内延 遲且反轉第1節點閘極之輸出信號作爲輸出信號。 具有上述搆造之負電壓驅動部的動作如下。當該位址輸 出ί言號（PEQB )，資料輸入信號（DEQB )和脈衝字線信號 (P W L )輸入第1節點閘極（468 )時，即使三種信號内之任一 者是邏輯低電位時，其輸出就變成高電位。NM0S電晶體 本紙張尺度適用中國國家棉準（CNS ) Α4規枱（) 閲 面 之 注-意 事 項 # . 荇•‘ Λ 本 頁 訂 線 經濟部中戎標準扃貝工消f合作社印裝 A7 ______B7 五、發明説明（7 ) '~~ (4 1 1 )就會關斷（turn-off)，PMOS電晶體（422 )亦會關斷， NMOS電晶體（4 I 2 )亦會關斷。結果，會在輸出端節點輸出 接地電壓。另外，控制信號PEqb，DEQB和P WL若全部 變成邏輯電位之高電位，NMOS電晶體（4 12.)會接通，緩衝 邵（472 )的輸出端從邏輯電位之高電位變成低電位，輸出端 節點接著從接地電壓變成負電壓。 結果，控制信號PEQB，DEQB和P W L全部是邏輯電位之 向電位時，即，既使在讀取週期時，僅字線處於動作狀 態’負電壓驅動部就輸出負電壓，：以便驅動靜態記憶體單 尤之驅動電晶體的源極側，而且，在其他狀態，能以接地 電壓驅動該驅動電晶體的源極侧。 圖6是負電壓驅動部的時序圖。參照該圖，僅位址改變而 資料不變時（63 0 ) ’控制信號資料輸入信號（DEQB )維持在 邏輯電位之罱電位（635) ’而經過如圖5與圖4之電路來產 生負電壓（63 7 )。位址與資料共同改變時，亦同樣產生負電 壓（ 637) 〇 圖7與圖8係負電壓驅動部的暫態電壓分析圖，其能夠了 奸產生負電壓時的電塾位準（6 4 5，6 4 7 )。 圖9是表示在圖3所示之電路的鎖住問題（latch up )，其係 概念斷面圖。參照該圖9，在圖3中爲了降低單元節點（節 點I、郎點2 )的電位，用負電盤僅能驅動該驅動電晶體 (30〗、302 )的源極，爲了在源極—基底的接合處施加順向 偏壓.(forward bias)，藉由寄生pnp雙極接面電晶體 (Bipolar Junction Transistor 933 )和 N PN( 944)來產生鎖住 _ -10- · 本纸浪尺度適用中國國家標準（CNS ) Λ4規格: : ' {諳先閱讀^-面之浴意事項再填炉？本頁) 訂 434882 經濟部中央標準局貝工消t合作社印製 A7 B7 五、發明説明 現象 如上：述：爲：防止這種問題，在本發明之其他實施例 ’靜,¾記憶體單元的驅動電晶體與存取電晶體士其底合 如同驅動電晶體的源極，驅動剛和接地電壓：二些： 作就如同在圖10所示。參照圖]〇 ,因爲驅動電晶體(301和 如)之源極與驅自電晶體（3〇1和3()2)和存取電晶體（⑴和 l]2)t基泯（P-基底）連接到負電壓驅動部（參照圖，靜 態記憶體在.讀取週期時，且僅.在字線是處於動作狀態，驅 動電晶體（3〇1和3〇2)之源極侧與驅.愈電晶體（301和;^02)和 存取電晶體之基底（p_基底），能用負電签來驅 動.在其他時候，就變成用接地電壓驅動。 圓1 1 A，圖π B係在圖1 〇所示之靜態記憶體單元電路的 暫態電壓分析目。參照該圖，在讀取週期，二者之單元節 f 間的電壓差在2.5V VC4149V，在 2V Vcq〇87v。 若各自比較圖HA、11B與圖2A、圖2B，在讀取週期，高 包位單7L即點與低電位單元節點之電壓間隔，從2.5 V Vcc ’以〇.I8V程度減少至L49V :在八Vcc，從〇 45V以 0.42V程度增加到〇87V 3尚者，位元線（⑹Hne)之變化 差，在2.)V Vcc時，從0.6V以0.37 V程度増加至0.97Y，在 2V Vcc時’從0 〇6v以〇.54v程度增加至〇·6ν。 本發明並不限定於上述之實施例，在不超過其要旨之範 圍的變更是可能的。 [發明效果] 本發明能夠選擇性地以負電壓驅動靜態記憶體單元之驅 -11 (請先閲讀免而之主意事項#4寫本頁)

434§,丨 2 A7 B7 五、 發明説明 動電晶體的源極，且能夠在使用低電源電壓之靜熊纪憶俨 完成穩定鎖住資料的動作。 [圖面簡述] 圖1是習知靜態記憶體單元電路圖》 圓2 A和2B是習知靜態記憶體單元的暫態電壓分析圖。 圖3.是有關一本發明實施例的靜態記憶體單元電路圖。 圖4是適用於本發明實施例的負電壓驅動部電路圖。 圖5是有關負電壓驅動部之各個控制信號的路徑方塊圖 圖ό A和ό B是負電壓驅動部之時序圖。 圖7和圆8是負電壓驅動部的暫態電壓分析圓。 圓9是表示如圖3所示之電路的鎖住（Latcll - u μ ) Η题，該 圖係概念斷面圖。 " 圖1 0是有關本發明實施例之靜態記憶體單元的 电5各圖〇 圖U Λ和1 1 B是圖1 0.之靜態記憶體單元電路的 分析圖。 〕暫忽.電壓 ---------0------1Τ------ (#先閱請览面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 用 適 度 尺 |浪 紙 一本 一標 一家 國 國 遞 |& 公

Claims (1)

1. CS D8 申請專利範圍 讀具備有單位單元之靜態記憶體，該箪位單元包含有 驅動電晶體和存取電晶體’該靜態記憶體农讀取週期 广連接到上迷（單位單'的字線處‘於動作狀態，能以 二驅動上述之驅動電晶體的源極：其他者則以接地 .電壓驅動上述之驅動電晶體的源極。 2.如申請專利範圍第丨项之靜態記憶體，該靜態記憶體之 上述驅動手段具備有： -* \ ' '連接到上述驅動電晶體源極之輸出端： 题輯電路部’其能與多數的_控制信號響應，來判別上 ，之靜態記憶體是否爲讀取週期，並判別連接到上述之 .早位單元的字線是否處於動作狀態，當上述之靜態記憶 體在讀取週期時，上述之字線處於動作狀態，能使該邏 輯％路邯之輪出由邏輯電位之高電位往低電位遷移： 叙電手段’能與上述之邏輯電路部的輸出響應，在上 边之靜態記憶體處於讀取週期時，而上述之字線不是處 於動作狀態，會使上述之輸出端放電變成接地電嬰： 提供電容手段，其連接在上述之邏輯電路部與上述之 輪出端s 經濟部中央榇準局員工消費合作社印製 3_如申請專利範圍第2項之靜態記憶體，諱靜態記憶體之 上述驅動手段進一步具備有：在施加電源於上述之單位 單元的初期狀態，能以上述之輸出端的電壓位準作爲自 .己的臨界電壓之第1 MOS電晶體。 4_如申請專利範圍第3項之靜態記憶體，該靜態記憶體之 上逑邏輯電路部具備有： -13- 本紙張A度適用中國國家標準（CNS ) A*規格（210X297公釐） 3 48§ Λ 8 B3 CS DS 經濟部中央標準局員工消費合作社印製 申請專利範圍 ，说輸入上述之多數控制信號的第1節點閘極： 第2節點開拖，其能輸入上述之第丨節點閘極所輸出的 反轉信號與其延遲信號： 緩衝邵’其能緩衝上述之第2-節點.閘極的輸出，然後翰 /出到上述之提供電容手段。 '如申.請專利範園第4項之靜態記憶體，該靜態記憶體之 上述放電手段具備有： 第2 MOS電晶體，其連接在上述輸出端與接地電源端 &間’當其接通時，能使上述輸出端，放電變成接地電 壓' . . 第3 MOS電晶體與第4 m〇S電晶體.，該等電晶體藉由 i述之延遲信號來控制，以便控制上述之第2 M〇s電晶 ..體的接通/關斷。 6. 如申請專利範圍第5項之靜態記憶體，該靜態記憶體之 上述的提供電容手段是由第5 MOS電晶體所構成，該電 晶體之源極與及極連接到上述之缓衝部的輸出端，而該 .電晶體之閘極則連接到上述之輸出端。 7. ' —種具備有單位單元之靜態記憶體，該單位單元包含有 驅動電晶體和存取電晶體，該靜態記憶體在讀取週期 時’連接到上述之單位單元的字線處於動作狀態，含有 上述驅動電晶體之源極與上述驅動電晶體之井，與含有 該井和上述之存取電晶體的奸，其能各別以負電壓來盤 動：其他者，則上述驅動電晶體的源極，和含有上述之 驅動電晶體的井，與含有上述之存取電晶體的井，其能 -14- 私紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） l.k------訂-----~^ ,.1 _ * (請先閱讀背面之注意事項再填寫本頁) 434SS2 ABCD 六、申請專利範圍 备別以接地電壓來驅動，該靜態記憶體具備上述之，驅動 '手段。 8. -如申請專利範園第7項之靜態記憶體，該靜態記憶體之 上述驅動手段具備有： .連接到上述驅動電晶體之源極的輸出端； 邏輯電路部，其能與多數的控制信號響應，來判別上 述之靜態記憶體是否爲讀取週期，並.判別連接到上述之 單位單元的字線是否處於動作狀態，當上述之靜態記憶 體在讀取週期時，能使該邏蜱電路部乏輸出由邏輯電位 之高電位往低電位遷移·· 放電手段，能與上述之邏輯電路部的輸出響應，在上 述之靜態記憶體處於讀取週期.，而上述之字線_不是處於 動作狀態，會使上述之輸出端放電變成接地電壓·- 提供電容手段，其連接在上述之邏輯電路部與1述之 翰由端。 9. 如申請專利範圍第S項之靜態記憶體，該靜態記憶體之 上述驅動手段進一步具備有：在施加電源於上述之單位 單元的初期狀態，能以上述之輸出端的電壓位準作爲自 己的臨界電壓之第1 MOS電晶體。 經濟部中央標準局員工消费合作社印製 (請先閲讀#*面之注意事項再填寫本頁) [0.如申請專利範圍第9項之靜態記憶體.，該靜態記憶體之 上述邏輯電路部具備有： 能輸入上述之多數控制信號的第1節點閘極：· 第2節點閘極，其能輸入上述之第1節點閘極所輸出的 反轉信號與其延遲信號：. -15- ' 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2L0X297公釐） 4348 S 2 Λ8 B8 C8 ___—__D8 六、申請專利範圍 一 一 緩衝部，其能緩衝上述之第2節點閘極的輸出，然後輸 出到上述之提供電容手段。 11. 如申請專利範園第]〇項之靜態記憶體，該靜態記憶體之 、上、述放電手段具備有： 第2 MOS電晶體，其連接在上述輸-出端與接地電源端 之間’當其接通時，能使上述輸出端放電變成接地電 壓： 第3 MOS電晶體與第4 MOS電晶體，該等電晶體藉由 ' 上述之延遲信號來控制，以免控制上ϊΐ之第2 MOS電晶 體的接通/關斷。 12. 如申請專利範園第η項之靜態記憶體，該靜態記憶體之 上述的提供電容手段是由第5 MOS電晶體所構成，該電 .晶體I源極與汲極連接到上述之缓衝部的輸出端，而該 電晶體之閘極則連接到上述之輸出端。 經濟部中央標準局員工消費合作社印製 13_ —種具備有單位單元之靜態記憶體之驅動方法，該單位 單π含有驅動電晶體與存取電晶體，爲了在低動作電壓 穩定鎖住資料動作，在上述靜態記憶體之讀取週期時， 連接到上述單位單元之字線處於動作狀態，能以負電壓 來驅動上述驅動電晶體之源極：其他者，則以接地電壓 來驅動上述驅動電晶體之源極。 ’ 14.—種具備有單元之靜態記憶體驅動方法，該單元是由負 载、驅動電晶體及存取電晶罈所構成，爲了在低動作電 壓‘穩定鎖定資料動作’在上述靜態記憶體之讀取週期 時’子線處於動作狀態，含有上述驅動電晶體之源極和 -16 - 本紙張尺度適用中周國家操準（CNS ) Α4規格（2!〇Χ297公釐） 43488 Λ BCD 六、申請專利範圍 上述驅動電晶體之井，與含有上述存取電晶體之井，其 能各別以負電壓來驅動：其他者，則含有上述驅動電晶 體之源極和上述電晶體之井5與含有上述存取電晶體之 井，其能各別以接地f壓來驅動。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）