CN107611018A - 一种改善晶圆应力的方法和晶圆结构 - Google Patents

一种改善晶圆应力的方法和晶圆结构 Download PDF

Info

Publication number
CN107611018A
CN107611018A CN201710887088.7A CN201710887088A CN107611018A CN 107611018 A CN107611018 A CN 107611018A CN 201710887088 A CN201710887088 A CN 201710887088A CN 107611018 A CN107611018 A CN 107611018A
Authority
CN
China
Prior art keywords
tungsten
layer
barrier layer
wafer
tungsten layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710887088.7A
Other languages
English (en)
Inventor
杜亮
梁肖
李志国
孙琪
韩国庆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201710887088.7A priority Critical patent/CN107611018A/zh
Publication of CN107611018A publication Critical patent/CN107611018A/zh
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种改善晶圆应力的方法，包括以下步骤：提供一晶圆，所述晶圆具有通孔；在所述通孔的侧壁和底部形成第一阻挡层；在所述通孔内形成第一钨层；在所述第一钨层上形成第二阻挡层；在所述第二阻挡层上形成第二钨层。本发明还提供一种晶圆结构，采用上述的方法形成，包括通孔，所说通孔内形成有第一阻挡层，所述第一阻挡层上形成有第一钨层，所述第一钨层上形成有第二阻挡层，所述第二阻挡层上形成有第二钨层。本发明所提供的改善晶圆应力的方法和一种晶圆结构，能够有效改善晶圆的内应力，解决了钨与介质层之间的内应力问题，提高了芯片的可靠性。

Description

一种改善晶圆应力的方法和晶圆结构
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种改善晶圆应力的方法和晶圆结构。
背景技术
晶圆的生产制造常伴随着晶圆的内应力的产生，钨的厚度的增加会导致晶圆拉应力的急剧增加，这会导致各种问题。例如：在封装工艺中Bonding PAD(黏结垫)是IC芯片制造封装中常用的组成器件，而为了解决封装过程中的弹坑问题，生产工艺中一般采用单一大Via(通孔)的结构，并且钨的厚度一般需要增厚至3000到6000埃以上来支撑Bonding(黏结)时受到的挤压，避免产生弹坑问题。
而当钨的厚度越来越厚后，在钨的生长过程之中，由于钨与周围介质层(通常是氧化硅)产生的相对应力也越大，容易导致钨与介质层之间产生裂缝(Crack)，产生的裂缝会导致下层的铝被CMP(化学机械研磨)的研磨剂腐蚀，造成严重的芯片可靠性问题。
所以亟需一种新的方案来解决钨与介质层之间产生内应力的问题，即晶圆的内应力问题。
发明内容
本发明的目的在于提供一种改善晶圆应力的方法，以解决现有的晶圆内部钨与介质层之间存在内应力的问题。
一种改善晶圆应力的方法，包括以下步骤：
提供一晶圆，所述晶圆具有通孔；
在所述通孔的侧壁和底部形成第一阻挡层；
在所述通孔内形成第一钨层；
在所述第一钨层上形成第二阻挡层；
在所述二阻挡层上形成第二钨层。
可选的，所述第一钨层采用化学气相沉积工艺沉积。
可选的，所述第一钨层的厚度为2500-3500埃。
可选的，所述第二钨层采用化学气相沉积工艺沉积。
可选的，所述第二钨层的厚度为2500-3500埃。
可选的，所述第一钨层与第二钨层的厚度相同。
可选的，所述第一阻挡层的厚度为50-200埃。
可选的，所述第一阻挡层的材料为Ti或者TiN。
可选的，所述第二阻挡层的厚度为50-200埃。
可选的，所述第二阻挡层的材料为Ti或者TiN。
可选的，在所述第一阻挡层上进行第一次钨沉积，并对所述第一次沉积的钨表面进行第一次研磨，形成第一钨层，在所述第二阻挡层上进行第二次钨沉积，并对所述第二次沉积的钨表面进行第二次研磨，形成第二钨层。
可选的，所述第一次研磨与第二次研磨均采用化学机械研磨工艺。
相应的，本发明还提供一种晶圆结构，包括通孔，所述通孔内覆盖有第一阻挡层，所述第一阻挡层上形成有第一钨层，所述第一钨层上形成有第二阻挡层，所述第二阻挡层上形成有第二钨层。
本发明所提供的改善晶圆应力的方法和一种晶圆结构，能够有效改善晶圆的内应力，解决了钨与介质层之间的内应力问题，提高了芯片的可靠性。
附图说明
图1是现有的晶圆结构内部裂缝的电子扫描图。
图2-图6是采用本发明一实施例所提供的方法的结构示意图；
图7是采用本发明所提供的方法所形成的晶圆结构的电子扫描图。
图中标号：1-基地；2-介质层；3-第一阻挡层；4-第一钨层；5-第二阻挡层；6-第二钨层；8-通孔。
具体实施方式
以下结合附图和具体实施例对本发明提出的改善晶圆应力的方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
现有的晶圆生产工艺存在晶圆内应力的问题，本申请的发明人经过长期的研究和实验，发明了一种新型的工艺，有效解决了上述问题。
本发明提供一种改善晶圆应力的方法，包括以下步骤：
S1：提供一晶圆，所述晶圆具有通孔；
S2：在所述通孔的侧壁和底部形成第一阻挡层
S3：在所述通孔内形成第一钨层；
S4：在所述第一钨层上形成第一阻挡层；
S5：在所述第一阻挡层上形成第二钨层。
以下将结合图2-图6具体说明本实施例所提供的改善晶圆应力的方法。
所述晶圆可以是后段晶圆，即已经完成器件制备，处于封装过程中的晶圆，如图2所示，包括基底1，位于基底上的介质层2，所述相邻的介质层2中间具有一通孔8，在所述通孔8的侧壁的底部沉积第一阻挡层3，形成如图3所示的结构，所述第一阻挡层3的厚度为50-200埃，所述第一阻挡层用于防止金属(例如是W)的扩散。
在所述第一阻挡层2沉积后，此时在所述的通孔8内进行第一次钨沉积，形成第一钨层4，此时第一钨层表面的表面是不平整的，依据实际工艺的需要，可以对第一钨层表面进行第一次研磨，将所述第一钨层的4表面磨平，是第一钨层4的表面平坦化，形成如图4所示的结构。需要说明的是，在进行第一次研磨后，与侧壁上的第一阻挡层接触的一部分钨会有残留，形成一个凹型结构的第一钨层，这里为了表示方便，残留的那部分钨未在图上表示出来，可以理解的是，这并不会影响本领域技术人员对本方案的理解。
形成第一钨层4之后，在所述第一钨层4的上表面沉积第二阻挡层5，所述第二阻挡层5覆盖住所述的第一钨层4，形成如图5所示的结构，所述第二阻挡层5的厚度为50-200埃。所述第二阻挡层的能够增加第一钨层与第二钨层之间的粘附性，减少第一钨层与第二钨层之间的应力。
在所述第二阻挡层5沉积后，此时在所述通孔8内进行第二次钨沉积，形成第二钨层6，进行第二次钨沉积时，所述钨会溢出通孔8，此时介质层 2的上表面也会形成一层钨层，此时所述的钨层表面是不平整，根据实际的工艺要，可以对多数钨层表面进行第二次研磨，介质层2上表面的钨层会被研磨掉，顺带也会研磨掉一部分介质层，最终只在所述通孔8内存在钨层，所述钨层即为第二钨层6，所述第二钨层6在第二次研磨的过程中上表面会被磨平，所述第二钨层6的表面最终平坦化，形成图6所示结构。
在所述第一阻挡层3沉积后，可进行退火工艺，减少第一阻挡层的阻值，并且修复通孔8侧壁的损伤，增加介质层2与第一钨层4之间的黏附性。
在所述第二阻挡层5沉积后，可进行退火工艺，减少第二阻挡层的阻值，增加第一钨层4与第二钨层6之间的黏附性。
所述的介质层优选的氧化硅，也可以是氮氧化硅等其他物质。
所述第一阻挡层3与第二阻挡层5优选的Ti(钛)或者TiN(氮化钛)，所述第一阻挡层3与第二阻挡层5优选的采用离子化金属电浆工艺(IMP) 沉积。在沉积第一阻挡层3时，要求钛或者氮化钛陡直的附着在通孔8的侧壁，并且由于附着在侧壁上的钛或者氮化钛厚度较低，这就要求在所述钛或者氮化钛覆盖通孔8的底部时具有良好的底部覆盖率，使用离子化金属电浆工艺沉积，可以使钛或者氮化钛具有较低且均匀分布的电阻值，同时在能够使钛或者氮化钛陡直的附着在通孔8上，并且在附着在侧壁上的钛或者氮化钛的厚度较低时，能够保证通孔8的底部也能全面的覆盖钛或者氮化钛。所述第二阻挡层的沉积要求与第一次阻挡层沉积时类似，这里就不再做多余的阐述。
所述第一钨层4优选的采用化学气相沉积工艺沉积，利用气态反应物经化学反应生成，所述第一钨层4的厚度为2500-3500埃，所述第二钨层6 优选的采用化学气相沉积工艺沉积，所述第二钨层6的厚度为2500-3500 埃，所述第一钨层与第二钨层的厚度相等。
所述第一次研磨与第二次研磨均采用化学机械研磨工艺，所述化学机械研磨采用化学研磨与机械研磨相结合的方式使钨层的表面进行平坦化。
本实例中所述的化学气相沉积工艺、离子化金属电浆工艺、化学机械研磨工艺和退火工艺均为本领域已有的技术手段，具体的工艺条件需要根据实际的生产来决定，不在这边做多余的阐述。
相应的本发明还提供一种晶圆结构，采用上述的方法形成，所述晶圆结包括通孔，所述通孔内覆盖有第一阻挡层，所述第一阻挡层上形成有第一钨层，所述第一钨层上形成有第二阻挡层，所述第二阻挡层上形成有第二钨层。
图7是采用本发明所提供的方法所形成的晶圆结构的电子扫描图，需要说明的是，由于放大倍率的原因，为更加直观的显示出该晶圆结构，图 6只显示了通孔的部分，可以理解的是，这并不会影响本领域技术对本方案的理解。
如图7所示，所述基地1为金属层，优选的为铝层，所述金属层与第一钨层4之间具有第一阻挡层3，所述介质层2与第一钨层4之间具有第一阻挡层3，所述第一钨层4为凹型结构，所述第一钨层4与第二钨层6 之间具有第二阻挡层。为了检验所示结构，将图示的晶圆结构放盐酸中浸泡10分钟后，所示晶圆结构依然完好无损，第一钨层与介质层之间连接完好，下层的金属层未被腐蚀，可见本发明所提供的晶圆结构能有效改善晶圆的内应力，使钨与介质层之间接触良好，提高了芯片的可靠性。
本发明所提供的一种改善晶圆应力的方法和一种晶圆结构能够有效改善晶圆的内应力，解决了钨与介质层之间的内应力问题，提高了芯片的可靠性。
本实施例是以形成两层钨层为例，本领域技术人员容易想到的是，形成两层及两层以上的钨层也属于本发明的保护范围之内。
本发明所提供的一种改善晶圆应力的方法仅是整个半导体生产流程中一小段流程，在这之前和后续的流程都和现有的生产流程一样，并无改进，这里就不在进行赘述。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种改善晶圆应力的方法，其特征在于，包括以下步骤：
提供一晶圆，所述晶圆具有通孔；
在所述通孔的侧壁和底部形成第一阻挡层；
在所述通孔内形成第一钨层；
在所述第一钨层上形成第二阻挡层；
在所述第二阻挡层上形成第二钨层。
2.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第一钨层采用化学气相沉积工艺沉积。
3.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第一钨层的厚度为2500-3500埃。
4.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第二钨层采用化学气相沉积工艺沉积。
5.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第二钨层的厚度为2500-3500埃。
6.如权利要求3或5所述的改善晶圆应力的方法，其特征在于，所述第一钨层与第二钨层的厚度相同。
7.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第一阻挡层的厚度为50-200埃。
8.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第一阻挡层的材料为Ti或者TiN。
9.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第二阻挡层的厚度为50-200埃。
10.如权利要求1所述的改善晶圆应力的方法，其特征在于，所述第二阻挡层的材料为Ti或者TiN。
11.如权利要求1所述的改善晶圆应力的方法，其特征在于，在所述第一阻挡层上进行第一次钨沉积，并对所述第一次沉积的钨表面进行第一次研磨，形成第一钨层，在所述第二阻挡层上进行第二次钨沉积，并对所述第二次沉积的钨表面进行第二次研磨，形成第二钨层。
12.如权利要求11所述的改善晶圆应力的方法，其特征在于，所述第一次研磨与第二次研磨均采用化学机械研磨工艺。
13.一种使用权利要求1-12任意一项所述的方法形成的晶圆结构，其特征在于，包括通孔，所述通孔内覆盖有第一阻挡层，所述第一阻挡层上形成有第一钨层，所述第一钨层上形成有第二阻挡层，所述第二阻挡层上形成有第二钨层。
CN201710887088.7A 2017-09-26 2017-09-26 一种改善晶圆应力的方法和晶圆结构 Pending CN107611018A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710887088.7A CN107611018A (zh) 2017-09-26 2017-09-26 一种改善晶圆应力的方法和晶圆结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710887088.7A CN107611018A (zh) 2017-09-26 2017-09-26 一种改善晶圆应力的方法和晶圆结构

Publications (1)

Publication Number Publication Date
CN107611018A true CN107611018A (zh) 2018-01-19

Family

ID=61059022

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710887088.7A Pending CN107611018A (zh) 2017-09-26 2017-09-26 一种改善晶圆应力的方法和晶圆结构

Country Status (1)

Country Link
CN (1) CN107611018A (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1184335A (zh) * 1996-11-28 1998-06-10 现代电子产业株式会社 半导体器件和用于形成半导体器件的互连线的方法
CN1466190A (zh) * 2002-06-29 2004-01-07 ����ʿ�뵼�����޹�˾ 形成铜金属线的方法
CN1770437A (zh) * 2004-11-02 2006-05-10 台湾积体电路制造股份有限公司 接合垫结构
US20100130002A1 (en) * 2008-11-25 2010-05-27 Dao Thuy B Multilayered through via
CN102054758A (zh) * 2009-11-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 钨栓塞的形成方法
CN102412195A (zh) * 2011-08-08 2012-04-11 上海华虹Nec电子有限公司 硅通孔填充方法
CN102903688A (zh) * 2011-07-27 2013-01-30 英飞凌科技股份有限公司 具有应力减少夹层的多层金属化
CN103066009A (zh) * 2011-10-18 2013-04-24 上海华虹Nec电子有限公司 穿透硅的通孔填充钨塞的工艺方法
CN103811411A (zh) * 2012-11-13 2014-05-21 上海华虹宏力半导体制造有限公司 通孔的制作方法
CN104347491A (zh) * 2013-08-09 2015-02-11 上海华虹宏力半导体制造有限公司 钨沉积的方法
CN104637861A (zh) * 2013-11-11 2015-05-20 上海华虹宏力半导体制造有限公司 硅通孔工艺方法
CN105514028A (zh) * 2015-12-31 2016-04-20 上海华虹宏力半导体制造有限公司 扩大Ti/TiN应力窗口的工艺方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1184335A (zh) * 1996-11-28 1998-06-10 现代电子产业株式会社 半导体器件和用于形成半导体器件的互连线的方法
CN1466190A (zh) * 2002-06-29 2004-01-07 ����ʿ�뵼�����޹�˾ 形成铜金属线的方法
CN1770437A (zh) * 2004-11-02 2006-05-10 台湾积体电路制造股份有限公司 接合垫结构
US20100130002A1 (en) * 2008-11-25 2010-05-27 Dao Thuy B Multilayered through via
CN102054758A (zh) * 2009-11-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 钨栓塞的形成方法
CN102903688A (zh) * 2011-07-27 2013-01-30 英飞凌科技股份有限公司 具有应力减少夹层的多层金属化
CN102412195A (zh) * 2011-08-08 2012-04-11 上海华虹Nec电子有限公司 硅通孔填充方法
CN103066009A (zh) * 2011-10-18 2013-04-24 上海华虹Nec电子有限公司 穿透硅的通孔填充钨塞的工艺方法
CN103811411A (zh) * 2012-11-13 2014-05-21 上海华虹宏力半导体制造有限公司 通孔的制作方法
CN104347491A (zh) * 2013-08-09 2015-02-11 上海华虹宏力半导体制造有限公司 钨沉积的方法
CN104637861A (zh) * 2013-11-11 2015-05-20 上海华虹宏力半导体制造有限公司 硅通孔工艺方法
CN105514028A (zh) * 2015-12-31 2016-04-20 上海华虹宏力半导体制造有限公司 扩大Ti/TiN应力窗口的工艺方法

Similar Documents

Publication Publication Date Title
KR20230125309A (ko) 기판-관통 비아를 가지는 구조체 및 이를 형성하기위한 방법
US20190096842A1 (en) Chemical mechanical polishing for hybrid bonding
JP2024501017A (ja) 基板貫通ビアを有する構造体及びそれを形成する方法
US20020113273A1 (en) Semiconductor device having contact plug and method for manufacturing the same
KR100214852B1 (ko) 반도체 디바이스의 금속 배선 형성 방법
US6001747A (en) Process to improve adhesion of cap layers in integrated circuits
JPH06310478A (ja) 表面平坦化法
US6344408B1 (en) Method for improving non-uniformity of chemical mechanical polishing by over coating
CN108257851A (zh) 晶圆研磨方法
CN107611018A (zh) 一种改善晶圆应力的方法和晶圆结构
US6723628B2 (en) Method for forming bonding pad structures in semiconductor devices
CN100407402C (zh) 内连线的制造方法
US8264088B2 (en) Planarized passivation layer for semiconductor devices
CN102290397A (zh) 硅晶圆结构及多晶粒的堆栈结构
CN102487001B (zh) 提高介质层的均匀性方法
JP2001060564A (ja) 半導体装置の製造方法
JPS60132344A (ja) 半導体装置
JPH11512877A (ja) 化学機械研磨のためのキャップされた中間層誘電体
CN1971874A (zh) 一种以含氟硅玻璃作为介电质的半导体后端连线
JPS62216344A (ja) 半導体装置の製造方法
US6777807B1 (en) Interconnect integration
US6962877B2 (en) Methods of preventing oxidation of barrier metal of semiconductor devices
CN102915962A (zh) 铜金属覆盖层的制备方法
US20220293541A1 (en) Semiconductor structure and manufacturing method thereof
US7951706B2 (en) Method of manufacturing metal interconnection

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180119