KR100249287B1 - 과전압보호 반도체스위치 - Google Patents
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Abstract
과전류 보호 스위치(1)는 반도체 바디(2)의 제 1영역(3)내의 다수의 제 2영역(11)에 의해 형성된 파워 반도체 소자(10) 및, 상기 스위치(1)의 제 1 및 제 2 주 전극(4,5)에 도전 통로를 각각 제공하는 제 1 및 제 2 영역(3, 11)간의 도전 채널 영역(13)에 겹쳐진 절연 게이트(12)를 포함한다. 보조 반도체 소자(100)는 상기 다수의 제 2영역(11)보다 적은, 다수의 또다른 제 2영역(11) 및, 각각의 또다른 제 2영역(11)과 제 1 영역(3)간의 또다른 도전 채널 영역(13)에 겹쳐진 또다른 절연 게이트(120)에 의해 형성된다.또다른 도전 통로는 또다른 제 2 영역(11)을 상기 파워 반도체 소자(10)의 절연 게이트(12)에 연결시키고 ; 다이오드 장치(30)는, 상기 제 1 주 전극(4)의 전압이 선정된 값을 초과일시에, 파워 반도체 소자(10)를 스위치 온 시키기 위해 상기 보조 반도체 소자(100)가 또다른 유도 통로를 통하여 신호를 상기 파워 반도체 소자(10)의 절연 게이트(12)에 공급하도록 도전되게 하는 제 1 주 전극(4)에 상기 보조 반도체 소자(100)의 절연 게이트를 연결시킨다. 따라서, 보조 반도체 소자(100)는 과전압의 경우에 파워 소자(10)의 급속한 턴-온을 용이하게 하는 큰 전류-조정 능력을 갖는다.
Description
제 1도는 본 발명에 따른 과전류 보호 스위치의 한 예의 회로도.
제 2도는 제 1도에 도시된 과전압 보호 스위치가 전력 반도체 소자 및 보조 반도체소자의 도시부분에 집적된 반도체 바디 일부의 평면도.
제 3도는 제 1도에 도시된 과전류 보호 스위치의 여러 성분의 구조를 설명하기 위한 반도체 바디 일부의 단면도.
제 4도 내지 제 6도는 제 1도에 도시된 과전류 보호 스위치의 여러 변경된 비젼의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 과전류 보호 반도체 스위치 2 : 반도체 바디
6 : 정전압 공급 라인 7 : 부전압 공급 라인
10 : 파워 반도체 소자 12 : 절연 게이트
20 : 보호 수단 30 : 다이오드 수단
31 : 일련의 확산 제너 다이오드 100 : 보조 반도체 소자
본 발명은 과전류 보호 반도체 스위치에 관한 것이다.
특히, 본 발명은 하나의 주 표면에 인접한 한 도전형 형태의 제 1 영역을 가진 반도체 바디와; 상기 제 1 영역내에 형성된 다수의 제 2 영역을 포함하는 파워 반도체 소자와; 상기 파워 반도체 소자의 제 1 및 제 2 주 전극에 각기 도전 통로를 제공하는 제 1 및 제 2 영역을 가진 상기 제 1 영역과 각각의 제 2 영역간의 도전 채널 영역에 겹쳐진 절연 게이트 및 ; 선정된 값을 초과하는 전압이 상기 제 1 주 전극에 제공될시에, 상기 파워 반도체 소자를 턴 온시키기 위해 신호를 상기 파워 반도체 소자의 상기 절연 게이트에 인가시키는 보호 수단을 포함하는 과전류 보호 반도체 스위치와 관계가 있다.
EP-A-372820 호는 이러한 과전류 보호 스위치를 논의 한다. 특히, EP-A-372820 호는 예를들어, 유도 부하를 전환시키기 위해 사용된 파워 MOSFET 을 보호하기 위한 클램핑 다이오드의 사용을 논의한다. EP-A-372820 호는 파워 MOSFET 의 게이트와 드레인(이경우에는, 상기 제 1 주 전극)간에 형싱적으로 결합되고 상기 파워 MOSFET 의 애벌런치 전압(avalanche voltage)보다 적은 약 2 내지 3 전압의 애벌런치 전압을 가진 클램핑 다이오드의 종래의 사용을 기술하는데, 파워 MOSFET 가 스위치 오프(예를들어, 유도 부하를 스위치 오프할 시에 발생할 수도 있는 바와 같은)되는 동안 드레인 전압이 증가하여 클램핑 다이오드의 애벌런치 전압을 초과할시에, 결과로서 발생한 애벌런치 전류는 상기 파워 MOSFET 의 게이트 전압이 상기 파워 MOSFET 를 스위치 온시키기 위해 증가하게 하고 상기 파워 MOSFET 의 도전에 의해 상기 에너지의 적어도 일부를 낭비시켜, 상기 파워 MOSFET 내의 잠재적으로 해로운 애벌런치 상태를 회피한다. 형식적으로 연결된 클램핑 다이오드의 대안으로서, EP-A-372820 호는 클램핑 다이오드를 형성하기 위해 다결정체 실리콘 다이오드의 체인의 사용을 제안한다. 상기는 상기 다결정체 실리콘 다이오드가 상기 파워 MOSFET 의 상부에 제공될 수 있어 형식적으로 연결된 다이오드의 사용이 회피된다는 잇점을 갖는다. 덧붙여 역-대-역(back-to-back) 다결정체 실리콘 다이오드를 제공하므로, 온도 보상 결과가 이루어질 수 있다. 그러나, 다결정체 실리콘 다이오드의 특성은 매우 변덕스럽고 상기 다이오드의 전류-조정 능력은 제한된다.
본 발명의 목적은 보호 수단이 보호되어질 파워 반도체 소자와 통합될 수 있는 과전류 보호 스위치를 제공하는 것이다.
본 발명에 따라, 하나의 주 표면에 인접한 한 도전성 형태의 제 1 영역 을 가진 반도체 바디와 ; 상기 제 1영역내의 형성된 다수의 제 2 영역을 포함하는 파워 반도체 소자와 ; 상기 파워 반도체 소자의 제 1 및 제 2 주 전극에 도전 통로를 제공하는 제 1 및 제 2 영역을 가진 상기 제 1 영역과 각각의 제 2 영역간의 도전 채널 영역에 겹쳐진 절연 게이트 및; 선정된 값을 초과하는 전압이 상기 제 1 주 전극에 제공될시에, 상기 파워 반도체 소자를 턴 온시키기 위해 신호를 상기 파워 반도체 소자의 상기 절연 게이트에 인가시키는보호 수단을 포함하는 과전규 보호 반도체 스위치에 있어서, 상기 보호 수단은 상기 다수의 제 2 영역보다 적게 상기 제 1 영역내에 형성된 다수의 또다른 제 2 영역과 ; 각각의 또다른 제 2 영역과 상기 제 1 영역간의 또다른 도전 채널 영역에 겹쳐진 또다른 절연 게이트와 ; 상기 또다른 제 2 영역을 상기 파워 반도체 소자의 상기 절연 게이트에 연결시키는 또다른 도전 통로 및 ; 상기 제 1 주 전극에서의 전압이 상기 선정된 값을 초과할시에, 상기 파워 반도체 소자를 스위치 온 하기 위해 상기 또다른 도전 통로를 통해 상기 파워 반도체 소자의 상기 절연 게이트에 신호를 공급하도록 상기 보조 반도체 소자가 도전되게 하는 상기 제 1 주 전극에 상기 보조 반도체 소자의 상기 절연 게이트를 연결시키는 다이오드 수단을 포함하는 것을 특징으로 한다.
따라서, 본 발명에 따른 보호 스위치에 있어서, 파워 반도체 소자에 사용된 다수의 동일 형태의 셀(cell) 또는 제 2 영역에 의해 상기 파워 반도체 소자와 동일한 시간에 형성된 보조 반도체 소자는, 광전압이 상기 제 1 주 전극에 발생할시에, 상기 파워 반도체 소자가 스위치 온되게 하는 보호 수단을 제공하기 위해 사용된다. 상기 파워 반도체 소자와 유사한 상기 제 2 영역을 포함하는 셀이 형성되어져, 상기 보조 반도체 소자는 큰 전류-조정 능력을 갖는다. 따라서, 과전압이 상기 제 1 주 전극에 발생할시에, 상기 보조 반도체 소자는 절연 게이트상의 전압이 빨리 증가되게 상기 파워보다 큰 전류를 반도 소자의 상기 절연 게이트에 공급할 수 있어 상기 파워 반도체 소자의 애벌런치-스트레스 유도 실피의 가능성를 회피하기 위해서 상기 파워 반도체 소자가 이러한 과전류의 경우에 신속히 턴 온도게 한다.
EP-A-372820 호와 대조를 이루어, 상기 다이오드 수단은 본원에서는 보조 반도체 소자의 턴 온을 실행하기 위해 사용되고 ; 일단 상기 보조 반도체 소자가 상기 다이오드 수단의 애벌린치에 의해 턴 온되었다면, 상기 파워 반도체 소자의 절연 게이트에 공급될 상기 주전류가 상기 보조 반도체 소자의 수단에 의해서 이기 때문에, 상기 다이오드 수단은 큰 전류-조정 능력을 가질 필요가 없다.
상기 다이오드수단의 상기 보조 반도체 소자의 절연 게이트와 상기 제 1 주 전극간에 연결된 일련의 제너 다이오드를 포함할 수도 있다. 상기 다이오드 수단은 EP-A-372820 호에 사용된 것과 유사한 다결정체 실리콘 다이오드의 체안 또는 일련의 다결정체 실리콘 다이오드를 포함할 수 있다. 그러나, 양호한 예에서, 상기 다이오드는 상기 제 1 영역내에 제공된 확산된 제너 다이오드로서 형성된다. 이들 제너 다이오드는, 필요로 하는 적합한 마스크 변경에 대하여, 상기 파워 반도체 소자에 이미 사용된 주입 및/또는 확산을 사용하므로 형성될 수도 있으며, 따라서, 상기 다이오드 수단의 구성을 용이하게 하기 위한 아무런 부가적 스텝도 필요치 않다.
각각의 제 2 영역은 역도전성 형태의 각각의 제 3 영역내에 형성된 한 도전성 형태 영역을 포함할 수 도 있으며, 각 제 3 영역과 관련 제 2 영역이 각각의 도전 채널 영역을 한정한다. 이 경우, 상기 제 2 및 제 3 영역은 이른바 DMOSFET 구조를 형성하기 위해 상기 절연 게이트에 자동 정렬될 수도 있다.
각 제 3 영역은 기생 바이폴라 작용을 억제하기 위해 보다 강하게 도핑된 중앙 영역을 가질 수도 있다. 이 경우에, 상기 중앙 영역을 형성하기 위해 사용된 공정 스텝도 제너 다이오드의 역 도전성 형태 영역을 형성하기 위해 또한 사용될 수도 있는 반면에 제 2 영역을 형성하기 위해 사용된 공정 스텝은 예를들어, 필요하다면, 적합한 마스크 변경에 대하여, 상기 제너 다이오드의 상기 한 도전성 형태 영역을 형성하기 위해 사용될 수도 있다.
상기 제 1 주 전극의 전압이 신속히 증가하기 시작하나 아직 상기 다이오드 수단의 애벌런치 전압에 도달하지 않았으며, 상기 보조 반도체 소자의 절연 게이트에 초기 흐름의 전류를 제공하기 위해서, 상기 보조 반도체 소자의 절연 게이트와 상기 제 1 주 전극간의 상기 다이오드 수단과 병렬로 캐패시터가 연결될 수도 있다. 이러한 장치는 상기 보조 반도체 소자의 턴 온 속도를 증가시키고 선정된 값 이상의 전압(즉, 과전압)이 상기 제 1 주 전극에 제공될시에 상기 파워 반도체 소자의 턴 온 속도를 또한 증가시켜야 한다.
되도록이면 상기 또다른 도전 통로는 상기 파워 반도체 소자의 절연 게이트로부터 상기 보조 반도체 소자로의 역방항으로의 도전을 억제하기 위해, 상기 또다른 제 2 영역과 상기 파워 반도체 소자의 절연 게이트간에 연결된 또다른 다이오드 수단을 포함한다. 이러한 장치는, 상기 파워 반도체 소자의 정상 동작 동안, 상기 파워 반도체 소자의 절연 게이트에 안가된 전압이 정상적인 방식으로 상기 파워 반도체 소자를 신속히 턴 온시키는 것을 보장한다.
상기 또다른 다이오드 수단이 전술된 것과 유사한 또다른 일련의 제너 다이오드를 포함할 수도 있다. 대안으로서, 상기 또다른 다이오드 수단이 다이오드가 연결된 절연 게이트 전계효과 소자를 포함할 수도 있다. 이 경우, 상기 다이오드가 연결된 절연 게이트 전계효과 소자는 상기 제 1 영역내에 제공된 역 도전성 형태의 벽내에 형성된 다수의 병렬 연결된 절연 게이트 전계 효과 트랜지스터를 포함할 수도 있다. 상기는 상기 또다른 다이오드 수단의 전류-조정 능력을 개선시켜야 한다.
상기 파워 반도체 소자의 절연 게이트의 전압을 임의의 고유한 기생 바이폴라 구조를 턴 온 시키지 않고도 상기 제 2 영역에서의 전압 이하로 떨어뜨리기 위해서 상기 절연 게이트와 상기 파워 반도체 소자의 상기 제 2 영역간에 또다른 제너 다이오드가 제공될 수도 있다.
상기 보호 수단은 상기 보조 반도체 소자의 게이트 전극과 상기 파워 반도체 소자의 제 1 전극간에 연결된 또다른 절연 게이트 전계효과 소자와, 상기 파워 반도체 소자의 제 1 전극에서의 전압의 변화율이 선정된 제한을 초과할시에, 상기 또다른 절연 게이트 전계효과 소자를 턴 온시키는 RC 회로망을 포함할 수도 있다.
상기 제 1 예에서, 상기 또다른 절연 게이트 전계 효과 소자는 상기 보조 반도체 소자의 또다른 제 2 영역의 수 보다 적은 다수의 부가적인 제 2 영역을 포함하는 또다른 보조 반도체 소자와; 각각의 부가적인 제 2 영역과 상기 제 1 영역간의 도전 채널 영역에 겹쳐진 부가적인 절연 게이트와; 상기 부가적인 제 2 영역을 상기 보조 반도체 소자의 상기 또다른 절연 게이트에 연결시키는 도전 통로를 포함할 수도 있다. 상기는, 상기 전압의 실제 스텝 또는 변화가 매우 적을때 조차도, 상기 파워 반도체 소자 제 1 전극에서의 전압의 변화율이 선정된 제한을 초과하면, 상기 파워 반도체 소자가 턴 온되게 해야 한다. 또한, 상기 선정된 제한이 초과될시에 턴 온을 시작하기 위해 필요한 최소 전압 스텝은 선택된 제한의 실제값과 비교적 무관해야 한다.
상기 제 2 예에서, 상기 또다른 절연 게이트 전계효과 소자는 예를들어 p-채널 소자인 상기 파워 반도체 소자에 역도전성 형태, 즉, n 채널 소자인 절연 게이트 전계효과 트랜지스터(IGFET)를 포함할 수도 있고, RC 회로망은 상기 IGFET의 게이트 전극과 상기 파워 반도체 소자의 제 1 전극간에 연결된 저항기와, 상기 IGFET 의 게이트 전극과 상기 파워 반도체 소자의 상기 제 2 전극간에 연결된 캐피시터를 포함할 수도 있다.
상기는클램핑을 시작하기 위해 필요한 상기 파워 반도체 소자의 상기 제 1 전극에서의 전압의 최소 스텝 또는 변화가 상기 IGFET 의 임계 전압의 크기이고 상기 전압의 변화율의 선정된 제한이 도달되면, 상기 제 2 전극에서의 전압이 상기 파워 반도체 소자의 턴 온을 시작하기 위해 상기 IGFET 의 상기 임계 전압의 수 배 이라는 잇점을 갖는다.
상기 또다른 절연 게이트 전계 효과 소자는 상기 또다른 보조 반도체 소자의 절연 게이트와 상기 파워 반도체 소자의 제 1 전극간에 연결된 상기 파워 반도체 소자와 역도전성 형태의 절연 게이트 전계효과 트랜지스터(IGFET)상에 주어진 상기 제 1 예의 상기 또다른 보조 소자를 포함할 수도 있다. 이 경우, 상기 RC 회로망은 상기 IGFET 의 게이트 전극과 상기 파워 반도체 소자의 상기 제 1 전극간에 연결된 저항기와, 상기 IGFET 의 게이트 전극과 상기 파워 반도체 소자의 상기 제 2 전극간에 연결된 캐패시터를 포함할 수도 있다. 상기 선정된 제한이 도달될 시에 상기 파워 반도체 소자가 스위치 온되게 하기 전에, 상기가 상기 파워 반도체 소자의 상기 제 1 전극에서 보다 높은 전압을 필요로 할지라도, 상기는 사용된 주어진 제 2 예의 상기 IGFET 와는 달리 필요로 할 고전압 저항 능력을 감소시켜야 한다.
본 발명의 실시예가 예로서, 첨부한 도면을 참조로하여 설명될 것이다.
제 2 도 및 제 3 도가 단지 개략적이고 축척에 의거하여 그려지지 않았음을 알아야 한다. 특히 층 또는 영역의 두께와 같은 특정한 치수는 과장되어졌을 수도 있는 반면에, 다른 치수는 감소되어졌을 수도 있따. 또한 동일한 참조부호 숫자가 동일하거나 또는 유사한 부분을 지시하기 위해 상기 도면 전체에 걸쳐 사용되었음을 알아야 한다.
도면을 참조하면, 과전류 보호 반도체 스위치(1; 제 1 도 참조)가 설명되었는데 상기 스위치는 한 주 표면(2a)에 인접한 한 도전성 형태의 제 1 영역(3)을 가진 반도체 바디(2; 제 2 도 및 제 3 도)와; 상기 제 3 영역(3)내에 형성된 다수의 제 2 영역(11)을 포함하는 파워 반도체 소자(10)와; 스위치(1)의 제 1 및 제 2 주 전극(4 및 5)에 도전 통로를 각기 제공하는 상기 제 1 및 제 2 영역(3 및 11)에 대하여, 각 제 2 영역(11)과 상기 제 1 영역(3)간의 도전 채널 영역(13)에 겹쳐진 절연 게이트(12) 및 ; 선정된 값을 초과하는 전압이 상기 제 1 주 전극(4)에 제공될시에, 상기 파워 반도체 소자(10)를 턴 온 시키기위해 신호를 상기 파워 반도체 소자(10)의 상기 절연 게이트(12)에 인가하는 보호 수단(20)을 포함한다. 본 발명에 따라, 상기 보호 수단(20)은 상기 다수의 제 2 영역(11)보다 적게 상기 제 1 영역(3)내에 형성된 다수의 또다른 제 2 영역(11)과 ; 각각의 또다른 제 2 영역(11)과 상기 제 1 영역(3)간의 또다른 도전 채널 영역(13)에 겹쳐진 또다른 절연 게이트(120)와 ; 상기 또다른 제 2 영역(11)을 상기 파워 반도체 소자(10)의 상기 절연 게이트(12)에 연결시키는 또다른 도전 통로 및 ; 상기 제 1 주 전극(4)에서의 전압이 상기 선정된 값을 초과할시에, 상기 파워 반도체 소자(12)를 스위치 온 하기 위해 상기 또다른 도전 통로를 통해 상기 파워 반도체 소자의 상기 절연 게이트(12)에 신호를 공급하도록 상기 보조 반도체 소자(100)가 도전되게 하는 상기 제 1 주 전극(4)에 상기 보조 반도체 소자(100)의 상기 절연 게이트(120)를 연결시키는 다이오드 수단(30)을 포함하는 것을 특징으로 한다.
따라서, 본 발명에 따른 보호 스위치에 있어서, 파워 반도체 소자에 사용된 다수의 동일 형태의 셀(cell) 또는 제 2 영역에 의해 상기 파워 반도체 소자와 동일한 시간에 형성된 보조 반도체 소자는, 과전압이 상기 제 1 주 전극에 발생할시에, 상기 파워 반도체 소자가 스위치 온되게 하는 보호 수단을 제공하기 위해 사용된다. 상기 파워 반도체 소자와 유사한 상기 제 2 영역을 포함하는 셀이 형성되어져, 상기 보조 반도체 소자는 큰 전류-조정 능력을 갖는다. 따라서, 상기 보조 반도체장치(100)는 상기 파워 반도체 장치(10)와 유사한 제 2 영역(11)을 포함하는 셀로 형성되기 때문에, 상기 장치는 큰 전류-조정 능력을 갖는다. 따라서 과전압이 상기 제 1 주 전극(4)에 발생할시에, 상기 보조 반도체 소자(100)는 절연 게이트(12)의 전압이 신속히 증가시키기 위해, 큰 전류를 상기 파워 반도체 소자(10)의 절연 게이트(12)에 공급할 수 있으며, 애벌런치-스트레스 유도 실패의 가능성를 회피하기 위해서 이러한 과전압의 경우에 상기 파워 반도체 소자(10)가 급히 턴 온 되야 한다. 상기 다이오드 수단(30)은 보조 반도체 소자(100)의 턴 온을 실행하기 위해 사용되고 ; 일단 상기 보조 반도체 소자가 상기 다이오드 수단(30)의 애벌린치에 의해 턴 온되었다면, 상기 파워 반도체 소자의 절연 게이트에 공급될 상기 주전류가 상기 보조 반도체 소자의 수단(100)의 수단에 의해서 이기 때문에, 큰 전류-조정 능력을 가질 필요가 없다.
이제 특별히 도면을 참조하면, 제1도는 본 발명에 따른 과전류 보호 스위치(1)의 한 예의 회로도를 설명한다.
상기 예에서 상기 파워 반도체 소자(10)는 부하(L)를 통하여, 정전압 공급 라인(6)에 연결되는 이 경우에는 드레인 전극(4)인 제 1 주 전극 가진 n-채널 파워 MOSFET 을 포함한다. 이 경우에는 소스 전극(5)인 상기 제 2 전극이 예를들어, 어스 또는 그라운드될 수도 있는 부 공급 라인(7)에 연결된다. 따라서, 상기 파워 반도체 소자(10)는 로-측 스위치를 형성한다. 상기부하(L)는 저항기로서 개력적으로 묘사되고 파워 MOSFET와 같은 파워 반도체 소자에 의해 스위치 온 및 오프되어질 수 있는 임의의 부하일 수도 있으며; 예를들어 상기 부하는 전기적 광 또는 램프일 수도 있다.
이하 보다 상세히 기술되어질 바와 같이, 상기 보조 반도체 소자(100)는 상기파워 반도체 소자(10)와 유사한 구조를 가지며 상기 예에는 또한 n-채널 MOSFET 이나, 이하 설명되어질 바와 같이, 파워 반도체 소자(10)보다 많은 소수의 소스 셀을 갖는다.
이 경우에는 드레인 전극(50)인 상기 보조 MOSFET(100)의 제 1 주 전극이 상기 파워 MOSFET(10)의 드레인 전극(4)에 연결된다. 상기 보조 MOSFET(10)의 상기 절연 게이트는 상기 다이오드 수단(30)을 통하여 상기 파워 MOSFET(10)의 드레인 전극(4)에 연결된다. 상기 예에서는, 상기 다이오드 수단(30)은, 이하 설명되어질 바와 같이, MOSFET(10 및 100)에 대해 형성될 수도 있는 일련의 확산 제너 다이오드(31)를 포함하며, 따라서, 아무런 부가적인 마스크 스텝도 필요치 않다.
비록 6개의 일련의 연결된 제너 다이오드(31)만이 도시되었다 하더라도, 물론, 다이오드의 수와 다이오드의 애벌런치 또는 항복 전압이 상기 다이오드 구조의 특성과, 상기 특수한 회로 및, 상기 MOSFET(10 및 100)의 특성에 좌우된다는 것이 식별될 것이다. 예로서, 약 6.8 볼트의 항복 전압을 각각 가진 8개의 일련의 연결된 제너 다이오드(31; 물론 제 1 도에는6개만이 도시됨) 가 있을 수도 있다.
한 가능한 대안으로서, 파워 MOSFET(10)를 턴 온 시키기에 필요한 전류의 대분분이 상기 보조 MOSFET(100)를 통해 공급되어질 것이기 때문에, 상기 다이오드 수단(30)은 반도체 바디(2)의 상부에 제공된 다결정체 실리콘 다이오드를 포함할 수 있다. 또다른 대안으로서, 상기 다이오드 수단(30)은 일련의 다이오드가 연결된 절연 게이트 전계 효과 트랜지스터(IGFET)에 의해 제공될 수 있다.
상기 제 1 주 전극(4)에서의 전압이 신속히 증가하기 시작하나 아직 상기 다이오드 수단의 애벌런치 전압에는 도달하지 않았으면, 상기 보조 반도체 소자(100)의 절연 게이트(120)에 초기 흐름의 전류를 제공하기 위해, 상기 다이오드 수단(30)과 병렬로, 상기 파워 MOSFET(10)의 드레인 전극(4)과 보조 MOSFET(100)의 절연 게이트(120)간에 일반적으로 캐피시터(C)가 연결된다. 이러한 장치는 상기 보조 반도체소자(100)의 턴 온 속도를 증가시키고 따라서 또한 상기 파워 반도체 소자(10)의 턴온 속도를 증가시켜야 한다. 상기 보조 MOSFET(100)의 절연 게이트(120)도 또한 저항기(R1)를 통하여 이 경우에는, 소스 전극인 상기 제 2 주 전극(51)에 연결된다. 상기 저항기(R1)의 값도 물론 필요한 특성에 좌우될 것이나, 예를들어, 500 오옴일 수도 있다.
상기 보조 파워 MOSFET(100)의 소스 전극(50)은 또다른 도전 통로를 통하여 상기 파워 MOSFET(10)의 절연 게이트(12)에 연결된다. 상기 또다른 도전 통로는 역방향으로, 즉 파워 MOSFET(10)의 절연 게이트(12)로부터 상기 보조 반도체 소자(100)로의 도전을 억제하는 작용을 하는 또다른 다이오드 수단(40)을 포함하여, 전형적으로 200 오옴의 값인 저항기(R2)를 통하여 게이트 입력 단자(G)와 게이트 공급 라인(9)으로부터 상기 절연 게이트(12)에 공급된 종래의 게이트 턴 온 신호에 신속히 응답하게 한다.
상기 또다른 다이오드 수단(40)은 제너 다이오드(31)와 유사한 또다른 일련 또는 체인의 제너 다이오드를 포함할 수도 있다. 그러나, 상기 예에서, 그러나, 상기 예에서는, 상기 또다른 다이오드 수단(40)은 다이오드가 연결된 절연 게이트 전계효과 소자를 포함한다. 특히, 상기 또다른 다이오드 수단(40)은, 이하 상세히 설명될 바와 같이, 반도체 바디(2)에 형성된 다수의 병렬-연결된 n-채널 절연 게이트 전계 효과 트랜지스터(IGFET; 4개만 도시됨)를 포함한다. 상기 보조 MOSFET(100)이 스위치 온 되어 졌다면, 병렬로 배열된 다수의 다이오드가 연결된 IGFET(41)의 사용은 고 전류가 상기 또다른 도전 통로를 통하여 상기 파워 MOSFET(10)의 절연 게이트에 공급되어지는 것을 용이하게 한다. 이 분야의 기술에 숙련된 자에 의해 식별될 바와 같이, 모두 3가지인 성분(10, 100, 40)은 절연 게이트 전계효과 트랜지스터를 포함하고 단축 MOSFET가 단지 상기 파워 및 보조 반도체 소자에 대해 사용되어졌는데, 이는 상기 가 일반적으로 이 분야의 기술에 적응된 기술이기 때문이다.
제 1 도에 도시된 바와 같이, 상기 IGFET(41)의 역 게이트(bg)는 상기 예에서는 어스되는 부 파워 공급 라인(7)에 연결된다. 그러나, 비록 상기가 공지된 바와 같이, 상기 소자 특성에 대한 약간의 조정을 필요로 할 수도 있는 임계 전압의 변화를 초래할 것이라 하더라도, 상기 역 게이트가 종래의 방식으로 각각의 소스에 연결될 수 있다. 상기 예에서는, 비록 물론 이들 파라미터가 희망 특성에 좌우될 것이고 희망 특성과 물론, 병렬 연결된 IGFET(41)의 수에 따라 가변될 수도 있다 하더라도, 각각의 상기 n-채널 IGFET(41)는 통상 7㎛(마이크로미터)의 길이와 250㎛의 폭을 가진 수평 n-채널 IGFET이다.
덧붙여 각각의 게이트(g)에 연결되어진 상기 IGFET(41) 의 드레인 전극 (d)이 상기 보조 MOSFET(100)의 소스 전극(50)에 연결되는 반면에, 상기 IGFET(41)의 소스 전극(s)은 함께 결합되며 게이트 공급 라인(9)에 결합되고 따라서 파워 MOSFET(10)의 절연게이트(12)에 연결된다. 통상 50 오옴의 작은 값인 저항기(R3)는 상기 IGFET(41)의 소스 전극(s)과 게이트 공급 라인(9)간에 제공될 수도 있다.
또다른 제너 다이오드(ZD)는 상기 파워 MOSFET(10)내의 임의의 기생 바이폴라가 턴 온 되지 않고도 절연 게이트(12)상의 전압을 소스 전압 이하로 떨어뜨리는 것을 용이하게 하기 위해서 절연 게이트(12)와 파워 MOSFET의 소스 전극(5)간에 제공될 수도 있다.
제2도는 파워 MOSFET(10) 및 보조 MOSFET(100)가 형성되는 반도체 바디(2) 일부의 평면도를 도시하는 반면에, 제 3 도는 상기 반도체 바디(2)의 일부의 단면도를 도시한다.
상기 MOSFET(10 및 100)의 구조를 도시하기 위하여 소스와, 게이트 및 상호 연결 금속화는 제2도에서 삭제되었다. 제2도에서 명백히 도시된 바와 같이, 파워 MOSFET(10)은 제 2 또는 소스 영역(11)과 절연 게이트(12)가 연장되는 도전 채널 영역(13, 제 3 도참조)을 각각 포함하는 다수의 소스 셀을 포함한다. 이하 상세히 설명되어질 바와 같이, 도전 채널 영역(13)은 소스 영역(11)과 주위의 제 3 영역(14)간에 한정된다. 각각의 제 3 영역중 비교적 강하게 도핑된 중앙 영역(14a)은, 기생 바이폴라 작용을 억제하기 위해, 상기 소스 영역(12)이 상기 제 3 영역(14)보다 짧아지게 관련 소스 영역(11)내의 표면(2a)까지 확장된다. 통상, 상기 파워 MOSFET(10)는 무수한 소스 셀로 구성될 수도 있다. 절연 게이트(12)의 외부(12a)는 종래의 방식으로 파워 MOSFET(10)의 에지를 둘러싼 필드 산화물(15)상에 까지 확장될 수도 있고, 비록 도시되지도 않았지만 Kao 의 링 및/또는 필드 플레이트와 같은 종래의 에지 말단이 파워 MOSFET(10)의 외부에 제공될 수도 있다.
상기 보조 반도체 소자(100)는 파워 MOSFET(10)의 많은 보다 작은 버젼을 유효하게 포함한다. 상기 예에서는, 도시된 바와 같이, 상기 보조 반도체소자는 제 2 또는 소스 영역(11) 및, 절연 게이트(120)가 확장되는 도선 채널(13, 제3도 참조)에 의해 각각 형성되는 49개의 소스 셀을 포함한다. 제 3 영역(14)의 중앙 영역(14a)은 기생 바이폴라 작용을 회피하기 위해서 상기 소스 영역이 상기 제 3 영역(14)보다 짧게 하므로, 상기 소스 셀내의 표면(2a)까지 재차 확장된다. 상기 보조 반도체 소자(10)를 형성하는 소스 셀의 수는 물론 희망 특성에 좌우될 것이고 도시된 것보다 많거나 또는 적을 수 있다. 물론 비록 증가하였다 하더라도, 보조 반도체 소자(100)의 소스 셀의 수는 상기 소자의 전류 조정 능력을 증가시킬 것이고 이는 또한 상기 보조 MOSFET(100)에의해 점유된 영역을 또한 증가시킬 것이다.
제3도는 MOSFET(11, 110)의소스 셀과 제너 다이오드(311 및, n-채널 IGFET(41)에 대한 전형적인 구조를 반도체 바디(2) 전체에 걸쳐 단면도에 의해 설명된다. 모든 제너 다이오드(31)와 모든 IGFET(41) 의 구조가 유사하기 때문에, 단지 하나의 제너 다이오드(31)와 하나의 IGFET(41)가 제3도에 도시되었다. 덧붙여, 파워 MOSFET(10)와 보조 MOSFET(100)의 소스 셀의 구조도 또한 유사하기 때문에, 단지 하나의 단면만이 도시되었다.
제 3도의 예에서는, 상기 반도체 바디(2)는 제 1 영역(3)을 형성하는 비교적 약하게 도핑된 n-도전성 형태 에피택셜 층이 그위에 제공되는 비교적 강하게 도핑된 n 도전성 형태 단결정체 실리콘 기판(2')을 포함한다. 상기 비교적 강하게 도핑된 기판(2')은 반도체 바디(2)의 다른 대다수의 표면(2b)상의 금속화(17)에 오옴 접촉시키는 드레인 접촉 영역을 제공한다. 상기 금속화(17)는 상기 파워 MOSFET(10) 및 상기 보조 MOSFET(100)의 드레인 전극(4 및 50)의 적어도 일부를 형성한다.
앞서 지시된 바와 같이, 파워 MOSFET(10) 보조 MOSFET(100)의 각각의 소스 셀은 소스 영역(11)과 함께 도전 채널 영역(13)을 한정하는 역 도전성 형태의 제 3 영역 (14)을 포함한다. 각각의 제 3 영역(14)은 기생 바이폴라 작용을 억제하기 위해 소스 영역(11)이 제 3 영역(14)보다 짧아지게 비교적 깊고 비교적 강하게 도핑된 중앙 영역(14a)을갖는다.
제 3도에 도시된 바와 같이, 각 제너 다이오드(31)는 상기 중앙 영역(14a)에 대히 적합한 마스크를 사용하여 형성된 역 도전성 형태의 비교적 깊고, 비교적 강하게 도핑된 영역(31a)과 소스 영역(11)에 대하여, 적합한 마스크를 사용하여, 형성될 수도 있는 비교적 강하게 도핑된 영역(31b)을 포함할 수도 있다. 전극(31c 및 31d)은 상기 전술되었고 제1도에 도시된 방식으로 제너 다이오드(31)의 연결을 비교적 용이하게 하기 위해, 영역(31a 및 31b)에 접촉시킨다.
각 수평 n-채널 IGFET(41)는 제3도에 도시된 구조를 가질 수도 있는데, 상기 n-채널 IGFET 은 전극(41b)을 통해 제 2 공급 라인(7; 일반적으로 어스)에 연결되는 2 내지 3x1012atoms cm-2크기의 표면 불순물 농도를 가진 비교적 약하게 도핑된 P 도전성 형태 분리벽(41a)에 형성된다. 상기 IGFET(41)의 소스 및 드레인 영역(41c 및 41d)이 소스 영역(11)과 함께 형성될 수도 있다.
제3도에 도시된 구조의 제조시에, MOSFET(10 및 100)의 절연 게이트(12)와 IGFET(41)의 절연 게이트(41e)가 최초로 한정된다. 일반적으로 이들은 도핑된 다결정체 실리콘 층에 의해 후속된 열적 게이트 산화물 층을 포함한다. 그래서 비교적 깊고 비교적 강하게 도핑된 영역(14a 및 31a)을 형성하는 불순물은 필요하다면 영역(31a)에 대해 적합한 마스크와 여젼히 적소에 절연 게이트를 한정하기 위해 사용된 마스크에 대해서 유도될 수도 있다. 상기 마스크는 중앙 영역(14a)이 절연 게이트로부터 이격되게 상기 절연 게이트로부터 돌출될 것이다. 상기 마스크의 제거후에, 제 3 영역(14)의 잔여부를 형성하는 불순물은 영역(14)에 유도되는데, 상기 영역(14)은 마스크화될 필요가 없다. 상기 마스크의 제거후에, 또다른 마스크가 소스 영역(11), 제너다이오드(31)의 영역(31b) 및 IGFET(41)의 소스 및 드레인 영역(41c 및 41d)을 형성하도록 불순물의 도입을 허용하기 위해 제공된다. 이분야의 기술에 숙련된 자에의해 식별될 바와 같이, MOSFET(10 및 100)에 대하여, 상기 영역(11, 14)이 절연 게이트(12, 120)에 자동 정렬되도록 상기 절연 게이트(12 및 120)가 각기 마스크를 형성한다. 각 소스 영역(11)의 중앙 영역이 주입 공정 동안 마스크화 될 수도 있거나 또는, 소스 금속화(5, 51)가 상기 중앙 영역(14a)에 접촉되게 제 3도에 도시된 바와 같이 실제로 떨어져 에칭될 수도 있다. 그래서 절연층(16)이 제공되고 금속화가 침착되어지게 개방된 홀에 접촉하고 MOSFET(10 및 100)의 소소 전극(5, 50) 및 게이트 전극(도시되지 않음)과, 제너 다이오드의 전극(31c 및 31d) 및 상기 IGFET(41)의 절연 게이트(41e)와 드레인 전극(41d)에 접촉한 전극(41f 및 41g) 및, 상기 IGFET(41)의 소스 영역(41c)을 제공하도록 규정된다. 상기 금속화(17)도 또한 드레인 전극(4, 40)을 형성하도록 다른 주요 표면(2b)상에 제공된다. 제 1 도에 도시된 여러 저항기는 종래의 방식으로 형성된 확산되거나 또는 도핑된 다결정체 실리콘 저항기 일 수도 있다.
제1도에 도시된 회로(1)의 동작에서, 예를 들어, 유도 부하가 스위치 오프되어, 선정된 값 이상의 전압이 드레인 전극(4)에 제공될시에, 제너 다이오드 체인(30)이 고 전압을 검출할 것이도 애벌런치 전류를 보조 MOSFET(100)의 절연 게이트(12)에 제공하는 애벌런치가 되게 할 것이며 상기 MOSFET(100)의 게이트 전압을 증가시키고 보조 MOSFET(100)를 스위칭 온 시킬것이다. 그래서 상기 MOSFET(100)은 다이오드가 연결된 IGFET(41)의 병렬 장치를 포함하는 또다른 도전 통로를 통하여 비교적 큰 전류를 상기 파워 MOSFET(10)의 절연 게이트에 공급한다. 상기 보조 MOSFET(100)의 그-전류 이송 능력과 다이오드가 연결된 IGFET(41)의 상기 병렬 장치(40)는 애벌런치 항복에 의해서 보다는 상기 파워 MOSFET(10)의 도전에 의해 에너지가 낭비되게 상기 파워 MOSFET(10)신속히 스위치 온 시키기위해 상기 파워 MOSFET(10)의 게이트 전압이 신속히 증가된다는 것을 보장한다. 따라서 드레인 전극(4)상의 전위적으로 손상시키는 고 전압 스파크가 흡수될 수 있다. 과전압에 의해 야기된 전압 스트레스는 우선적으로 상기 보조 반도체 소자(100)에 의해 조정되고 그후에 파워 반도체 소자(10)가 턴 온될시에 상기 소자(10)에 의해 조정된다. 다이오드 수단(30)은 고 전압 상태만을 검출하는 작용을 하고 파워 MOSFET(10)를 스위치 온 시키기에 필요한 고충전 전류를 이송하지 않아야 한다. 상기 장치는 보호 수단에 의해 점유된 실리콘 영역에 의하여 비교적 낮은 비용으로 상기 파워 반도체 소자(10)의 러지드니스(reggedness)의 충분한 증기를 제공한다.
상기 보호 수단도, 또한 상기 파워 MOSFET(10) 양단의 전압의 시간에 대한 변화율이 주어진 제한을 초과하면, 상기 파워 MOSFET(10)를 스위치 온 시키는 작용을 한다. 따라서, 상기 변화율이를 초과하려고 하면, 상기 파워 MOSFET(10)가 도전되게, 상기 보조 MOSFET(100)가 스위치 온 될 것인데, 여기서, Vgs는 상기 보조 MOSFET(100)의 게이트 소스 전압이며, r1은 저항기 R1 의 저항이고 c는 캐피시터 c의 캐패시턴스이다. 상기 파워 MOSFET(10)가 스위치 되는 상기 변화율의 실제 값은 상기 캐패시터 c 와 저항기 R1 의 값의 적절한 선택에 의해 결정될 수도 있다. 상기 보조 MOSFET(100)가 50 또는 100 셀을 가질 경우에, 상기 저항기 R1 는 통상, 50k(킬로 오옴)의 값을 가질 수도 있다. 캐패시터 c의 캐패시턴스는 제너 다이오드(31)의 캐패시턴스보다 훨씬 더크고 상기 보조 MOSFET(100)의 기생 밀러 캐패시턴스(parasitic Miller capacitance)보다 더 크다.
제 4도는 제 1도에 도시된 보호 스위치의 제 1의 변경된 버젼(1a)의 회로도이다.
제 4도에 도시된 예에서, 또다른 보조 반도체 소자(101)가 파워 MOSFET(10)의 드레인 전극(4)과 상기 보조 MOSFET(100)의 게이트 전극(120)에 연결된다. 도시된 바와 같이, 상기 또다른 보조 반도체 소자(101)가 다이오드 수단(30)의 제너 다이오드 체인의 일부와 병렬로 연결되며, 따라서 도시된 바와 같이 , 2개의 제너 다이오드(31)는 상기 또다른 보조 반도체 소자(101)와 직렬로 연결된다.
상기 또다른 보조 반도체(101)는 재차 MOSFET 이고 상기 파워 MOSFET (10) 및 상기 보조 MOSFET(100)와 동일한 방식으로 다수의 소자 셀(11)로 형성된다. 그러나, 상기 파워 MOSFET(10)가 무수한 병렬 연결된 셀로 구성될 수도 있고 상기 보조 MOSFET(100)가 셀(11)과 같은 50 또는 100 개의 셀로 구성될 수도 있는데 반해서, 상기 또다른 보조 MOSFET(101) 예를들어, 셀(11)과 같이, 1 내지 4 개 또는 아마도 8개의 소수의 셀만으로 구성된다. 캐패시터 C1(제1도 장치의 캐패시터 C 를 대신함)가 상기 또다른 보조 MOSFET(101)의 게이트와 드레인 전극간에 연결되는데 반해, 저항기(R4)는 상기 또다른 보조 MOSFET(101)의 게이트와 소스 전극간에 연결된다. 제너 다이오드(31)의 구조와 유사한 구조를 가진 제너 다이오드(32)는, 제4도에 가상선으로 도시된 바와 같이, 저항기(R4)와 병렬로 연결될 수도 있다.
상기 저항기(R4)는 기준 전위에 연결된 n-도전성 벽에 형성된 비교적 약하게 도핑된 P 도전성 확산 저항기로서 형성될 수도 있고, 통상, 약 10k(킬로 오옴)의 값을 가질 수도 있는 반면에, 저항기(R1)는 약 1K 의 값을 가질 수도 있다. 캐패시턴스 C1 는 다이오드 수단(30)과 상기 또다른 보조 MOSFET(101)의 기생(밀러) 캐패시턴스와의 결합된 캐패시턴스 보다 훨씬 더 큰 캐패시턴스를 가져야 한다. 통상, 상기 캐패시턴스 C1 는 5pf(피코 패러드)의 값을 가질 수도 있다. 상기 파워 MOSFET(10)의 드레인대 소스 전압의 최소 스텝 또는 변화(즉, 드레인에서 상기 전압의 실제 변화)는 상기 또다른 보조 MOSFET(101)와, 상기 보조 MOSFET(100)및, 상기 파워 MOSFET(10)의 상태를 연속으로 개시하는데 필요해서클램핑을 야기시켜, 상기 MOSFET(10, 100 및 101)의 게이트-소스 전압차 또다른 다이오드 수단(40) 게이트 소스 전압과의 함에 의해 주어진다.(이점에 관해서는 저항기 R3 및 R2 의 효과가 무시 가능해진다).
이와 대조적으로, 상기 보조 MOSFET(100)와 상기 MOSFET(100)의 피이드백 캐패시턴스(플러스 캐패시터 C) 및, 제1도의 회로(1)의 다이오드 수단(30)의 캐패시턴스에 의해 제공된클램핑은 상기 파워 MOSFET(10)와 상기 또다른 다이오드 수단(40)의 게이트 소스 전압에 요소(1+)에 의해 배가된 상기 보조 MOSFET(100)의 게이트-소스 전압을 합한 합계인 상기 파워 MOSFET 에서의 최소 드레인 전압을 필요로 하는데, 여기서 C100는 상기 보조 MOSFET(10)의 피이드백 또는 기생 캐패시턴스이고 C30는 상기 다이오드 수단(30)의 피이드백 또는 기생 캐패시턴스이다. 통상은 4 와 10 간의 영역에 존재할 것이고, 상기 보조 MOSFET(10)를 형성하는 대다수의 셀 때문에, 제1도에 도시된 부가적인 캐패시턴스 C 는 명백히 상기 배가 요소를 감소시키기 위해서 매우 클 필요가 있다. 따라서, 제 1 도에 도시된 예와 비교하면, 제 4 도에 도시된 회로(1a)는 상기 파워 MOSFET(10)의 드레인 전압의 보다 작은 스템에 대해서도클램핑을 허용해야 한다. 상기 저항기(R1)가 매우 높은 값을 가질 필요가 없고 예를들어 약 1K 일 수 있기 때문에,클램핑 또는 제한을 위해 제공될 제 4 도의 회로에 필요한 드레인 전압 스텝은 선택된제한과 보다 상당히 무관해야 한다(여기서 저항기 R1 는 높은 값을 가지며, 상기 개시시키기 위해 클램핑 최소 드레인 전압 스텝이 증가되며, 선택된제한값도 증가된다.
제4도에 도시된 바와 같이, 제너 다이오드(32)는 상기 저항기(R4)와 병렬로 제공될 수도 있다. 따라서, 큰 부케이트 소스 전압이 시간(i)에 대하여 부(하강) 변화동안 상기 또다른 보조 MOSFET(101)에 인가되어 지는 것을 방지하기 위한 작용을 한다면, 상기 파워 MOSFET 의 드레인 전압이 상기 회로에 의해 제한되지 않는다. 물론, 상기 성분의 유효한 부가적 캐패시턴스는 고려할 필요가 있다.
제5도는 제1도에 도시된 회로의 또다른 변경된 버젼(1b)을 설명한다. 상기 예에서, p-채널 강화 모드 IGFET(6)는 상기 다이오드 수단(30)과 병렬로 제공된다. 제너 다이오드(33)와 병렬의 저항기(R5)는 상기 p-채널 강화 모드 IGFET(60)의 게이트와 소스 전극간에 연결된다. 캐패시턴스(C2)는 상기 IGFET(60)의 게이트 전극과 상기 파워 MOSFET(10)의 소스 전극(5)간에 연결된다. 상기 소스 전극에 연결된 역 게이트를 가진 상기 p-채널 IGFET(60)는 n-채널 강화 모드 IGFET(41)과 반대의 전도성 형태를 가진 유사한 구성일 수도 있으나 고 전압을 견딜 수 있어야 한다. 상기는 이른바 RESURE 영역과 필드 플레이팅 기술의 사용에 의해 공지된 방식으로 이루어질 수 있다. 예를들어 EP-A-294888호(PHB 33359)를 참조하라. 재차 제너 다이오드(33) 및 저항기(R5)는 제너 다이오드(31)와 저항기(R4)와 각기 유사한 구조를 가질 수도 있다(제3도 참조).
상기 저항기 R1 는 통상 1 내지 5K(킬로 오옴)일 수도 있다. 상기 회로에서,제한을 저항기 R5 와 캐패시터(C2)의 값에 의해 선택된다. 상기 회로는클램핑을 개시하는데 필요한 상기 파워 MOSFET(10)의 드레인 전압의 최소 스텝 또는 변화가 상기 P-채널 IGFET(60)의 임계 전압의 크기이라는 잇점을 가지며,제한을 개시하기 위해 상기 파워 MOSFET(10)의 드레인 전압이 상기 IGFET(60)의 임계 전압을 수배이라는 것만을 필요로 한다.
제6도는 제5도에 도시된 회로(1b)의 변경된 버젼(1c)을 설명한다. 사실상, 제 6도의 회로(1c)는 제4도 및 제5도의 회로의 합산된 특징을 결합시킨다. 따라서, 제 6 도의 회로(1c)는 저항기(R5)와 제너 다이오드(33)와 병렬로, P-채널 IGFET(61)이 캐패시터(C1) 대신에 상기 또다른 보조 MOSFET(101)의 게이트와 드레인 전극간에 연결되고 캐패시터 C2 가 P-채널 IGFET(61)의 게이트 전극과 상기 파워 MOSFET(10)의 소스 전극간에 재차 연결된다는 것을 제외하곤, 제4도에 도시된 것과 유사하다. 인식될 바와 같이, 상기는 P-채널 IGFET(61)의 P-채널 IGFET (60)보다 작아지게 하고,제한을 위한 보다 높은 드레인 전압이 개시되어질 것을 요구하는 동안, 필요한 전압 저항 능력을 감소시킨다.
비록 전술된 상기 예에서, 상기 파워 반도체 소자 및, 상기 보조 반도체 소자가 파워 MOSFET 를 포함한다고 하더라도, 다른 반도체 소자가 사용될 수 있다. 따라서, 예를들어, 상기 파워 및 보조반도체 소자는 기판(2', 제 3 도 참조)의 도전성 형태를 역으로 하거나 또는 상기 파워 및 보조 반도체 소자(10 및 100)의 영역에 기판(2')을 통해 확장하는 국부 애노드 영역(P 도전성 영역)을 제공하므로(예를들어, 기판(2b)내로 불순물의 주입에 의해) 형성될 수도 있는 절연된 게이트 바이폴라 트랜지스터(IGBTs)일 수 있다.
물론 상기 도전성 형태와 상기 주어진 적합한 특성이 바뀔 수 있다. 또한, 상기 반도체 소자(10 및 100)가 수직 소자보다는 수평일 수도 있다. 덧붙여 실리콘과는 다른 반도체 재료 또는 상기 실리콘과 함께 다른 반도체 재료를 사용하는 것도 가능할 수도 있다.
본원의 상세한 설명을 읽어보므로, 다른 변경 및 변화가 종래의 기술에 숙련된자에게는 명백할 것이다. 이러한 변경 및 변화는 반도체 및 아나로그형 MOS 회로 설계 기술에서 이미 공지되었고 본원에 이미 기술된 특징 대신에 또는 상기 특징에 덧붙여 사용될 수도 있다. 비록 청구범위가 특징의 특수한 조합에 대해 본원에 명료하게 나타내었을지라도, 본 출원서의 설명서의 범위는 상기 범위가 임의의 청구범위에 현재 청구된 것과 동일한 본 발명에 관한 것이든 아니든, 그리고 본 발명에 발생한 것과 동일한 일부 또는 모든 기술 문제를 경감시키든 그렇지 않든 내외적으로 임의의 새로운 특징 또는 본 원에 기술된 임의의 새로운 특징을 조합 또는 이들의 임의의 개괄을 또한 포함함을 알아야 한다. 상기 방법으로, 본 출원인은 본 출원서 또는 본 출원서에서 유도된 임의의 또다른 출원서의 속행동안 상기 특징 및/또는 상기 특징의 조합에 대해 새로운 청구범위를 명료하게 나타내기 위한 권리를 확보해둔다.
Claims (15)
- 한 주표면에 인접한 한 도전성 형태의 제 1 영역 을 가진 반도체 바디와 ; 상기 제 1영역내의 형성된 다수의 제 2 영역을 포함하는 파워 반도체 소자와 ; 상기 파워 반도체 소자의 제 1 및 제 2 주 전극에 각기 도전 통로를 제공하는 제 1 및 제 2 영역을 가진 상기 제 1 영역과 각각의 제 2 영역간의 도전 채널 영역에 겹쳐진 절연 게이트 및; 선정된 값을 초과하는 전압이 상기 제 1 주 전극에 제공될시에, 상기 파워 반도체 소자를 턴 온시키기 위해 신호를 상기 파워 반도체 소자의 상기 절연 게이트에 인가시키는 보호 수단을 포함하는 과전규 보호 반도체 스위치에 있어서, 상기 보호 수단은 상기 다수의 제 2 영역보다 적게 상기 제 1 영역내에 형성된 다수의 또다른 제 2 영역과 ; 각각의 또다른 제 2 영역과 상기 제 1 영역간의 또다른 도전 채널 영역에 겹쳐진 또다른 절연 게이트와 ; 상기 또다른 제 2 영역을 상기 파워 반도체 소자의 상기 절연 게이트에 연결시키는 또다른 도전 통로 및 ; 상기 제 1 주 전극에서의 전압이 상기 선정된 값을 초과할시에, 상기 파워 반도체 소자를 스위치 온 하기 위해 상기 또다른 도전 통로를 통해 상기 파워 반도체 소자의 상기 절연 게이트에 신호를 공급하도록 상기 보조 반도체 소자가 도전되게 하는 상기 제 1 주 전극에 상기 보조 반도체 소자의 상기 절연 게이트를 연결시키는 다이오드 수단을 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제1항에 있어서, 상기 다이오드 수단은 보조 반도체 소자의 상기 절연 데이트와 상기 제 1 주 전극간에 연결된 일련의 제너 다이오드를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제1항 또는 제2항에 있어서, 캐패시터는 상기 제 1 주 전극과 상기 다이오드 수단과 병렬인 상기 보조 반도체 소자의 절연 게이트간에 연결되는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제1항 또는 제2항에 있어서, 또다른 도전 통로는 상기 파워 반도체 소자의 절연 게이트로부터 상기 보조 반도체 소자로의 역흐름의 도전을 억제하기 위해 또다른 제 2 영역과 상기 파워 반도체 소자의 절연 게이트 간에 연결된 또다른 다이오드 수단을 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제4항에 있어서, 상기 또다른 다이오드 수단을 또다른 일련의 제너 다이오드를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제4항에 있어서, 상기 또다른 다이오드 수단은 다이오드가 연결된 절연 게이트 전계 효과 소자를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제6항에 있어서, 상기 다이오드가 연결된 절연 게이트 전계효과 소자는 상기 제 1 영역내에 제공된 역 도전성 형태의 벽내에 형성된 다수의 병렬-연결된 절연 게이트 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제1항 또는 제2항에 있어서, 또다른 제너 다이오드가 상기 파워 반도체 소자의 절연 게이트와 제 2 영역 간에 제공되는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제1항 또는 제2항에 있어서, 각 제 2 영역은 역 도전성 형태의 각각의 제 3 영역내에 형성된 한 도전성 형태 영역을 포함할 수도 있으며, 각 제 3 영역과 관련 제 2 영역이 각각의 도전 채널 영역을 한정하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제2항에 있어서, 각 제 2 영역은 역 도전성 형태의 각각의 제 3 영역내에 형성된 한 도전성 형태 영역을 포함하며, 각 제 3 영역과 관련 제 2 영역이 각각의 도전 채널 영역과 상기 도전 채널 영역으로부터 원거리에 보다 강하게 도핑된 깊은 중앙 영역을 가진 제 3 영역간에 한정되며, 각 제어 디이오드는 각 제어 다이오드는 한 도전성 헝태의 영역가 상기 영역중 보다 강하게 도핑된 깊은 영역간에 형성되는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제1항 또는 제2항에 있어서, 상기 보호 수단은 상기 보조 반도체 소자의 게이트 전극과 상기 파워 반도체 소자의 제 1 전극간에 연결된 또다른 절연게이트 전계효과 소자와, 상기 파워 반도체 소자의 제 1 전극에서의 전압의 변화율이 선정된 제한을 초과할시에, 상기 또다른 절연 게이트 전계효과 소자를 턴온시키는 RC 회로망을 포함하는것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제11항에 있어서, 상기 또다른 절연게이트 전계효과 소자는 상기 보조 반도체 소자의 또다른 제 2 영역의 수보다 적은 다수의 부가적인 제 2 영역을 각각의 부가적인 제 2 영역 과 상기 제 1 영역간의 도전 채널 영역에 겹쳐진 부가적인 절연 게이트와; 상기 부가적인 제 2 영역을 상기 보조 반도체 소자의 상기 또다른 절연 게이트에 연결시키는 도전 통로를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제10항에 있어서, 상기 또다른 절연 게이트 전계 효과 소자는 예를들어 P-채널 소자인 상기 파워 반도체 소자에 역 도전성 형태, 즉, n 채널 소자인 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함할 수도 있고, RC 회로망은 상기 IGFET 의 게이트 전극과 상기 파워 반도체 소자의 제 1 전극간에 연결된 저항기와, 상기 IGFET 의 게이트 전극과 상기 파워 반도체 소자의 상기 제 2 전극간에 연결된 캐패시터를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제11항에 있어서, 상기 또다른 절연 게이트 전계 효과 소자는 상기 또다른 보조 반도체 소자의 절연 게이트와 상기 파워 반도체 소자의 제 1 전극간에 연결된 상기 파워 반도체 소자와 역 도전성 형태의 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하고, 상기 RC 회로망은 상기 IGFET 의 게이트 전극과 상기 파워 반도체 소자의 상기 제 1 전극간에 연결된 저항기와, 상기 IGFET 의 게이트 전극과 상기 파워 반도체 소자의 상기 제 2 전극간에 연결된 캐패시터를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
- 제 1 항 또는 제 2 항에 있어서, 상기 파워 반도체 및 보조 반도체 소자는 수직 절연 게이트 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 과전압 보호 반도체 스위치.
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| E701 | Decision to grant or registration of patent right | ||
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