JPH04107878A - 半導体装置およびそれを用いたイグナイタ装置 - Google Patents
半導体装置およびそれを用いたイグナイタ装置Info
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- JPH04107878A JPH04107878A JP22579890A JP22579890A JPH04107878A JP H04107878 A JPH04107878 A JP H04107878A JP 22579890 A JP22579890 A JP 22579890A JP 22579890 A JP22579890 A JP 22579890A JP H04107878 A JPH04107878 A JP H04107878A
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- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000015556 catabolic process Effects 0.000 claims abstract description 14
- 230000006378 damage Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はイグナイタ用のパワー素子として使用すること
ができる半導体装置とそれを用いたイグナイタ装置に関
する。
ができる半導体装置とそれを用いたイグナイタ装置に関
する。
従来の技術
従来、ＭＯＳＦＥＴをスイッチング素子としてイグナイ
タに使用する場合、スイッチング分は第２図に示したよ
うにＭＯＳＦＥＴ１５のドレインソース間にサージ保護
用ダイオード１７が必要であった。図中、１６はトラン
ス、１８は発火点である。次にサージ保護用ダイオード
が必要な理由について説明する。第３図には第２図のＭ
ＯＳＦＥＴを動作１９．２３．停止２１．２５したとき
のドレイン電圧を示している。第３図ａが外付ダイオー
ド１７有り、第３図すが無しの場合である。
タに使用する場合、スイッチング分は第２図に示したよ
うにＭＯＳＦＥＴ１５のドレインソース間にサージ保護
用ダイオード１７が必要であった。図中、１６はトラン
ス、１８は発火点である。次にサージ保護用ダイオード
が必要な理由について説明する。第３図には第２図のＭ
ＯＳＦＥＴを動作１９．２３．停止２１．２５したとき
のドレイン電圧を示している。第３図ａが外付ダイオー
ド１７有り、第３図すが無しの場合である。
−点鎖線２２．２６がＭＯＳＦＥＴのドレイン−ソース
間降伏電圧である。負荷がインダクタンス負荷のためＭ
ＯＳＦＥＴが停止した瞬間、正電圧のサージ２０．２４
が発生する。外付のサージ保護ダイオードが無い場合は
サージ電圧がＭＯＳＦＥＴのドレイン−ソース間降伏電
圧より高くなるため、ＭＯＳＦＥＴはドレイン−ソース
間で降伏し第４図に示すようにドレイン３１がらソース
３３に降伏電流が流れると、半導体基板３８の抵抗成分
３６による電圧差が生じ、寄生バイポーラトランジスタ
３５が動作し温度上昇を引き起こし、熱破壊にいたる。
間降伏電圧である。負荷がインダクタンス負荷のためＭ
ＯＳＦＥＴが停止した瞬間、正電圧のサージ２０．２４
が発生する。外付のサージ保護ダイオードが無い場合は
サージ電圧がＭＯＳＦＥＴのドレイン−ソース間降伏電
圧より高くなるため、ＭＯＳＦＥＴはドレイン−ソース
間で降伏し第４図に示すようにドレイン３１がらソース
３３に降伏電流が流れると、半導体基板３８の抵抗成分
３６による電圧差が生じ、寄生バイポーラトランジスタ
３５が動作し温度上昇を引き起こし、熱破壊にいたる。
そこでＭＯＳの降伏電圧よりも低い降伏電圧のダイオー
ドをＭＯＳＦＥＴのドレイン−ソース間に挿入する必要
がある。なお、第４図中、２７はドレイン電極、２８は
シリコン酸化膜、２９はソース電極、３０はゲート電極
、３２は第一導電型領域、３４は延長ドレイン領域、３
７は基板コンタクト領域である。
ドをＭＯＳＦＥＴのドレイン−ソース間に挿入する必要
がある。なお、第４図中、２７はドレイン電極、２８は
シリコン酸化膜、２９はソース電極、３０はゲート電極
、３２は第一導電型領域、３４は延長ドレイン領域、３
７は基板コンタクト領域である。
課題を解決するための手段
本発明では上記の課題を解決するため下記に示す横型Ｍ
ＯＳＦＥＴ構造をとる。すなわち、第一導電型半導体基
板に設けた第二導電型のソース領域とドレインコンタク
ト領域の間に、上記ドレインコンタクト領域に接する第
二導電型の延長ドレイン領域を設け、上記延長ドレイン
領域内の表面に、延長ドレイン領域に対し逆バイアスさ
れた第一導電型領域を設け、ドレインコンタクト領域と
半導体基板の間に半導体基板より高濃度の高濃度第一導
電型領域を設け、延長ドレイン領域と上記半導体基板に
設けたソース領域の間の半導体基板表面をチャネル領域
とし、このチャネル領域上にゲート酸化膜を介してゲー
ト電極を設け、ドレイン−ソース間に逆電圧を印加した
とき、ドレインコンタクト領域と半導体基板間で降伏が
おぐるようにする構造である。
ＯＳＦＥＴ構造をとる。すなわち、第一導電型半導体基
板に設けた第二導電型のソース領域とドレインコンタク
ト領域の間に、上記ドレインコンタクト領域に接する第
二導電型の延長ドレイン領域を設け、上記延長ドレイン
領域内の表面に、延長ドレイン領域に対し逆バイアスさ
れた第一導電型領域を設け、ドレインコンタクト領域と
半導体基板の間に半導体基板より高濃度の高濃度第一導
電型領域を設け、延長ドレイン領域と上記半導体基板に
設けたソース領域の間の半導体基板表面をチャネル領域
とし、このチャネル領域上にゲート酸化膜を介してゲー
ト電極を設け、ドレイン−ソース間に逆電圧を印加した
とき、ドレインコンタクト領域と半導体基板間で降伏が
おぐるようにする構造である。
作 用
以上のような本発明により、ＭＯＳＦＥＴのドレイン−
ソース間にＭＯＳの降伏電圧よりも低い降伏電圧のダイ
オードを挿入できＭＯＳＦＥＴを。
ソース間にＭＯＳの降伏電圧よりも低い降伏電圧のダイ
オードを挿入できＭＯＳＦＥＴを。
降伏による破壊から保護できる。
実施例
第１図に本発明の一実施例における半導体装置の断面を
示す。延長ドレイン領域１１の内部の表面に、トレイン
領域に対して逆バイアスされた第一導電型領域１０を設
け、ドレイン１１−ソース８間に逆電圧がかかったとき
、ドレイン１１一基板８間と、第一導電型領域１ｏとド
レイン１１間の両方から空乏層が広がるためこの領域が
ない構造よりも延長ドレイン領域の濃度を濃（しかつ高
耐圧を実現できるので、ドレイン−ソース間のオン抵抗
を大幅に低くできる。素子の特性をイグナイタ用とする
ため、半導体基板１４濃度を３×１０ ａｍ とし
た。またドレインコンタクト領域１２に接した基板濃度
は９×１０日ｃ−１とした。
示す。延長ドレイン領域１１の内部の表面に、トレイン
領域に対して逆バイアスされた第一導電型領域１０を設
け、ドレイン１１−ソース８間に逆電圧がかかったとき
、ドレイン１１一基板８間と、第一導電型領域１ｏとド
レイン１１間の両方から空乏層が広がるためこの領域が
ない構造よりも延長ドレイン領域の濃度を濃（しかつ高
耐圧を実現できるので、ドレイン−ソース間のオン抵抗
を大幅に低くできる。素子の特性をイグナイタ用とする
ため、半導体基板１４濃度を３×１０ ａｍ とし
た。またドレインコンタクト領域１２に接した基板濃度
は９×１０日ｃ−１とした。
ソース領域８と接して基板のコンタクト領域９を形成し
同時にソース電極１でコンタクトをとった。ゲート電極
６としては多結晶シリコンを用い基板表面には２ミクロ
ン以上のシリコン酸化膜７を形成した。ドレイン電極４
はソース電極と同じ幅とした。ダイオードの降伏電圧は
３６０Ｖ、ＭＯＳの降伏電圧は４００Ｖ′Ｑある。なお
第１図中、５はソース電極、１３は基板１４と同一導電
型の高濃度領域である。
同時にソース電極１でコンタクトをとった。ゲート電極
６としては多結晶シリコンを用い基板表面には２ミクロ
ン以上のシリコン酸化膜７を形成した。ドレイン電極４
はソース電極と同じ幅とした。ダイオードの降伏電圧は
３６０Ｖ、ＭＯＳの降伏電圧は４００Ｖ′Ｑある。なお
第１図中、５はソース電極、１３は基板１４と同一導電
型の高濃度領域である。
発明の効果
以上のように、本発明によれば、ＭＯＳの降伏電圧より
も低い降伏電圧のダイオードをＭＯＳのドレイン−ソー
ス間に１千ツブ内に作り込むことができる。
も低い降伏電圧のダイオードをＭＯＳのドレイン−ソー
ス間に１千ツブ内に作り込むことができる。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は一般的イグナイタ装置の回路図、第３図は第
２図のＭＯＳＦＥＴのスイッチング時のドレイン電圧の
変化を示す波形図、第４図は同ＭＯ８ＦＥＴのドレイン
−ソース間が降伏したときに動作する寄生バイポーラト
ランジスタを示す断面図である。 ４・・・・・・ドレイン電極、５・・・・・・ソース電
極、６・旧・・ゲート電極、７・・・用シリコン酸化膜
、８・・・・・・ソース領域、９・・・・・・基板コン
タクト領域、１岬・・・・・第一導電型領域、１１・・
・由延長ドレイン領域、１３・・・・・・基板よりも高
濃度の第一導電型＠域、１４・・・・・・半導体基板。 代理人の氏名 弁理士 小鍛治 明はが２名第 図 （こしン ＜ｂ＞ 時間 蛸ｑ場 第 図 メ５
、第２図は一般的イグナイタ装置の回路図、第３図は第
２図のＭＯＳＦＥＴのスイッチング時のドレイン電圧の
変化を示す波形図、第４図は同ＭＯ８ＦＥＴのドレイン
−ソース間が降伏したときに動作する寄生バイポーラト
ランジスタを示す断面図である。 ４・・・・・・ドレイン電極、５・・・・・・ソース電
極、６・旧・・ゲート電極、７・・・用シリコン酸化膜
、８・・・・・・ソース領域、９・・・・・・基板コン
タクト領域、１岬・・・・・第一導電型領域、１１・・
・由延長ドレイン領域、１３・・・・・・基板よりも高
濃度の第一導電型＠域、１４・・・・・・半導体基板。 代理人の氏名 弁理士 小鍛治 明はが２名第 図 （こしン ＜ｂ＞ 時間 蛸ｑ場 第 図 メ５
Claims (2)
- （１）第一導電型半導体基板に設けた第二導電型のソー
ス領域とドレインコンタクト領域との間に、上記ドレイ
ンコンタクト領域に接する第二導電型の延長ドレイン領
域を設け、上記延長ドレイン領域内の表面に、延長ドレ
イン領域と逆バイアスされた第一導電型領域を設け、ド
レインコンタクト領域と半導体基板の間に半導体基板よ
り高濃度の高濃度第一導電型領域を設け、延長ドレイン
領域と上記半導体基板に設けたソース領域間の半導体基
板表面をチャネル領域とし、このチャネル領域上にゲー
ト酸化膜を介してゲート電極を設け、ソース領域は上記
半導体基板に電気的に接続されており、ドレイン−ソー
ス間に逆電圧を印加したとき、ドレインコンタクト領域
と半導体基板間で降伏がおこるようにした半導体装置。 - （２）請求項１に記載の半導体装置を使用したイグナイ
タ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22579890A JPH04107878A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置およびそれを用いたイグナイタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22579890A JPH04107878A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置およびそれを用いたイグナイタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107878A true JPH04107878A (ja) | 1992-04-09 |
Family
ID=16834949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22579890A Pending JPH04107878A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置およびそれを用いたイグナイタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107878A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147400A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | 半導体装置 |
| US5612564A (en) * | 1994-01-06 | 1997-03-18 | Fuji Electric Co., Ltd. | Semiconductor device with limiter diode |
| US6534829B2 (en) * | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2018517306A (ja) * | 2015-04-10 | 2018-06-28 | 無錫華潤上華科技有限公司 | 横方向拡散金属酸化物半導体電界効果トランジスタ |
-
1990
- 1990-08-27 JP JP22579890A patent/JPH04107878A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147400A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | 半導体装置 |
| JP2658842B2 (ja) * | 1993-11-22 | 1997-09-30 | 日本電気株式会社 | 半導体装置 |
| US5612564A (en) * | 1994-01-06 | 1997-03-18 | Fuji Electric Co., Ltd. | Semiconductor device with limiter diode |
| US6534829B2 (en) * | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2018517306A (ja) * | 2015-04-10 | 2018-06-28 | 無錫華潤上華科技有限公司 | 横方向拡散金属酸化物半導体電界効果トランジスタ |
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