KR100249170B1 - 반도체 소자의 배선 형성방법 - Google Patents
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Abstract
종횡비(aspect ratio)가 매우 큰 경우에 셀(cell) 영역 뿐 아니라 코아(core)영역이나 페리(peri)영역에도 콘택을 위한 패드를 형성하여 안정된 콘택배선을 할 수 있는 반도체 소자의 배선 형성방법에 대한 것이다. 이와 같은 반도체 소자의 배선 형성방법은 셀 영역과 페리영역이 정의된 제 1 도전형 반도체 기판, 상기 제 1 도전형 반도체 기판 전면에 활성영역과 필드영역을 정의하여 필드영역에 필드절연막을 형성하는 공정과, 상기 페리영역으로 정의된 반도체 기판의 소정영역에 제 2 도전형 웰을 형성하는 공정과, 상기 반도체 기판 전면에 복수개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 반도체 기판에 각각 불순물 영역들을 형성하는 공정과, 상기 반도체 기판 전면에 층간절연막을 형성하는 공정과, 상기 정의된 셀영역과 페리영역상의 상기 게이트 전극 양측에 형성된 상기 불순물 영역과 콘택되도록 베리어층과 도핑된 폴리실리콘패드를 차례로 형성하는 공정과, 상기 도핑된 폴리실리콘패드 상에 각각의 배선층을 형성하는 공정을 포함하여 제조됨을 특징으로 한다.
Description
본 발명은 반도체 소자의 콘택배선에 대한 것으로 특히, 종횡비(aspect ratio)가 매우 큰 경우에 셀(cell) 영역 뿐 아니라 코아(core)나 페리(peri) 영역에도 콘택을 위한 패드를 형성하여 안정된 콘택배선을 할 수 있는 반도체 소자의 배선 형성방법에 대한 것이다.
이하 첨부 도면을 참조하여 종래의 반도체 소자의 배선 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1e는 종래의 반도체 소자의 배선 형성방법을 나타낸 공정단면도 이다.
종래의 반도체 소자의 배선은 셀영역(도면의 좌측)과 코아영역 및 페리영역(도면의 우측) 중에 셀영역에만 콘택을 위한 패드를 형성하는 것으로 그 형성방법은 먼저 도 1a에 도시한 바와 같이 제 1 도전형 기판(1) 상의 전면에 활성영역과 필드절연막을 형성하고 제 1 도전형 기판(1)의 소정영역에 제 2 도전형 웰(3)을 형성한다. 그리고 상기 활성영역상에 제 1 산화막과 폴리실리콘과 제 2 산화막을 증착한 후 게이트 전극 형성 마스크로 사진식각하여 게이트 산화막(4)과 게이트 전극(5)과 게이트 캡 절연막(6)을 형성한다. 그리고 게이트 전극(5) 양측에 저농도 불순물이온을 주입하여 LDD영역(7)을 형성하고 전면에 산화막을 증착하고 에치백하여 게이트 전극(5) 양측면에 측벽절연막(8)을 형성한다. 그리고 게이트 전극(5)과 측벽절연막(8) 양측의 드러난 제 1 도전형 기판(1)에 고농도 불순물이온을 주입하여 소오스/드레인 영역(9)을 형성한다.
그리고 전면에 얇은 제 3 산화막(10)을 증착하고 이후에 화학기상 증착법으로 평탄화를 위한 층간절연막(11)을 형성한다. 이어서 전면에 감광막(12)을 도포하여 셀영역(도면의 좌측)의 게이트 전극(5) 상부에만 남도록 노광 및 현상공정으로 선택적으로 감광막(12)을 패터닝한다.
도 1b에 도시한 바와 같이 상기 패터닝된 감광막(12)을 마스크로 이용하여 셀영역의 상기 층간절연막(11)과 제 3 산화막(10)을 이방성 식각하여 소오스/드레인 영역(9)이 드러나도록 콘택홀을 형성한다.
도 1c에 도시한 바와 같이 셀영역의 콘택홀을 포함한 상부 및 코아영역 및 페리영역에 폴리실리콘층을 형성한다. 그리고 전면에 감광막(14)을 도포하여 셀영역의 게이트 전극(5) 사이의 소오스/드레인 영역(13) 소정 상부만 남도록 노광 및 현상공정으로 감광막(14)을 선택적으로 패터닝한다.
도 1d에 도시한 바와 같이 상기의 패터닝된 감광막(14)을 마스크로 하여 전면의 폴리실리콘층(13)을 이방성 식각하여 셀영역에 노드 콘택패드(13a,13b)와 비트라인 콘택패드(13c)를 형성한다.
도 1e에 도시한 바와 같이 코아영역 및 페리영역의 소오스/드레인 영역(9)이 드러나도록 콘택홀을 형성한다 이후에 전면에 알루미늄이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 증착하여 셀영역의 노드 콘택패드(13a,13b)상에 노드 콘택배선층(15a,15b)과 비트라인 콘택패드(13c)상에 비트라인 콘택배선층(15c)과 코아영역이나 페리영역의 소오스/드레인영역(9)과 콘택되도록 n+ 배선층(16a,16b)과 코아나 페리영역의 제 2 도전형 웰(3) 영역의 소오스/드레인영역(9)과 콘택되도록 p+ 배선층(17a,17b)을 형성하므로써 종래에 따른 반도체 소자의 콘택배선 공정을 완료한다.
상기와 같이 제조되는 종래의 반도체 소자의 배선 형성방법은 다음과 같은 문제점이 있다.
콘택 종횡비가 매우 클 경우 예를들어 4 이상일 경우 코아영역 및 페리영역에는 배선형성을 위한 패드가 없기 때문에 배선형성시 공정 마진이 줄어들어서 미스 얼라인이 발생할 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 콘택 종횡비가 클 경우에 셀영역 및 코아영역 및 페리영역에 안정된 배선을 형성하기에 알맞은 반도체 소자의 배선 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1e는 종래 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도 2a 내지 2e는 본 발명 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 필드산화막
33: N웰 34: 게이트 산화막
35: 게이트 전극 36: 게이트 캡 절연막
37: LDD영역 38: 측벽절연막
39: 소오스/드레인 영역 40: 제 1 층간절연막
41: 제 2 층간절연막 42, 45: 감광막
43: 베리어 메탈 44: 폴리실리콘층
44a, 44b: 노드 콘택 패드 44c: 비트라인 콘택패드
44d∼44g: 폴리패드 47a, 47b: 노드 콘택배선층
47c: 비트라인 콘택배선층 47d∼47g: 폴리패드 배선층
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 배선 형성방법은 셀 영역과 페리영역이 정의된 제 1 도전형 반도체 기판, 상기 제 1 도전형 반도체 기판 전면에 활성영역과 필드영역을 정의하여 필드영역에 필드절연막을 형성하는 공정과, 상기 페리영역으로 정의된 반도체 기판의 소정영역에 제 2 도전형 웰을 형성하는 공정과, 상기 반도체 기판 전면에 복수개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 반도체 기판에 각각 불순물 영역들을 형성하는 공정과, 상기 반도체 기판 전면에 층간절연막을 형성하는 공정과, 상기 정의된 셀영역과 페리영역의 상기 게이트 전극 양측에 형성된 상기 불순물 영역과 콘택되도록 베리어층과 도핑된 폴리실리콘패드를 차례로 형성하는 공정과, 상기 도핑된 폴리실리콘패드 상에 각각의 배선층을 형성하는 공정을 포함하여 제조됨을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 반도체 소자의 배선 형성방법을 설명하면 다음과 같다. 도 2a 내지 2e는 본 발명에 따른 반도체 소자의 배선 형성방법을 나타낸 도면이다.
본 발명 반도체 소자의 콘택배선 형성방법은 셀영역의 공정단면도(좌측 도면)와 코아나 페리영역의 공정단면도(우측 도면)를 함께 설명한 것이다.(이하 특별한 부연 설명이 없으면 셀영역과 코아영역 및 페리영역의 공정이 동시에 이루어짐을 밝혀둔다.)
먼저 도 2a에 도시한 바와 같이 P형 반도체 기판(31)에 감광막을 도포하여 활성영역과 필드영역을 정의하기 위하여 노광 및 현상 공정으로 선택적으로 감광막을 패터닝한다.(도면에는 도시되지 않았다.)
이후에 열산화 공정을 통하여 필드영역에 필드산화막(32)을 형성한다. 그리고 코아 및 페리영역의 반도체 기판(31)의 소정영역에 N웰(33)을 형성한다.
그리고 전면에 제 1 산화막과 폴리실리콘과 제 2 산화막을 차례로 증착한다. 다음에 게이트 형성 마스크를 이용한 사진식각으로 게이트 산화막(34)과 게이트 전극(35)과 게이트 캡 절연막(36)을 적층하여 형성한다.
그리고 게이트 전극(35) 양측의 반도체 기판(31)에 저농도 불순물 이온을 주입하여 LDD영역(37)을 형성한다. 그리고 전면에 제 3 산화막을 증착한 후 에치백하여 게이트 전극(35) 양 측면에 측벽절연막(38)을 형성한다.
이어서 게이트 전극(35)과 측벽절연막(38)을 마스크로 하여 반도체 기판(31)에 고농도 불순물 이온을 주입하여 소오스/드레인(39)을 형성한다.
이후에 전면에 산화막이나 질화막을 얇게 증착하여 제 1 층간절연막(40)을 형성하고, 전면에 층간절연을 위하여 제 2 층간절연막(41)을 증착한다.
그리고 전면에 감광막(42)을 도포한 후 콘택형성을 위해 소정부분을 노광 및 현상공정으로 선택적으로 패터닝한다.
도 2b에 도시한 바와 같이 상기 패터닝된 감광막(42)을 마스크로 제 2 층간절연막(41)과 제 1 층간절연막(40)을 이방성 식각하여 소정 부분 즉, 셀영역에 비트라인 콘택패드와 노드 콘택 패드를 형성하기 위한 게이트 전극(35) 양측의 소오스/드레인 영역(39)과, 코아영역 및 페리영역의 콘택패드 형성을 위한 게이트 전극(35) 양측의 소오스/드레인 영역(39)상에 콘택홀을 형성한다.
도 2c에 도시한 바와 같이 콘택홀을 채우도록 전면에 디퓨젼 베리어 금속층(43)을 증착한다. 상기 디퓨젼 베리어 금속층(43)은 차후에 형성되는 n+ 또는 p+로 도핑된 페리나 코아 영역의 노드 콘택패드(44a,44b)와 비트라인 콘택패드(44c)와 폴리패드(44d,44e,44f,44g)(도 2d 참조)가 소오스/드레인 영역(39)으로 확산되는 것을 막아준다.
다음에 셀영역과 페리영역 및 코아영역에 도핑이 안된 폴리실리콘층(44)을 증착한후 n형의 인(Phosphorus) 이온이나 아세닉(Arsenic) 이온을 도핑이 안된 폴리실리콘층(44) 전면에 도핑하므로써 n+의 폴리실리콘층(44)을 형성한다. 그리고 전면에 감광막(45)을 도포한 후 콘택홀 상부의 폴리실리콘층(44)을 포함한 소정부분의 감광막(45)을 노광 및 현상공정으로 선택적으로 패터닝한다.
도 2d에 도시한 바와 같이 패터닝된 감광막(45)을 마스크로 이용한 이방성 식각으로 상기 폴리실리콘층(44)을 식각하여 소오스/드레인 영역(39)과 오믹 콘택을 이루도록 셀 영역에는 노드콘택 패드(44a,44b)와 비트라인 콘택패드(44c)를 형성하고, 코아영역 및 페리영역에는 각각 폴리패드(44d,44e,44f,44g)를 형성한다. 상기의 각 패드는 TiW, TiN, TiC, TiB, TiSi2, Ti막 중 하나 이상으로 형성된 디퓨젼 베리어 금속층(43)에 의하여 소오스/드레인 영역(39)과 오믹 콘택된다.
도 2e에 도시한 바와 같이 전면에 알루미늄이나 텅스텐 또는 폴리실리콘과 같은 전도성 물질을 증착한 후 패터닝하여 셀 영역에 노드 콘택배선층(47a,47b)과 비트라인 콘택배선층(47c)을 형성하고, 코아 및 페리영역에는 각각의 폴리패드(44d∼44g)와 연결되는 폴리패드 배선층(47d∼47g)을 형성하므로써 본 발명에 따른 반도체 소자의 배선 형성방법을 완료한다.
상기와 같은 본 발명 반도체 소자의 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 셀영역 뿐만아니라 코아영역 및 페리영역에도 패드를 중간높이에서 형성하므로 전반적인 공정 마진을 확보하기에 용이하다.
둘째, n+나 p+의 폴리패드를 형성시 디퓨젼 베리어 금속층을 소오스/드레인 영역과 폴리패드 사이에 형성하므로 하나의 도전성을 가진 폴리패드를 형성할 수 있으므로 마스크 스탭을 감소시킬 수 있고 이에따라 생산성을 향상시킬 수 있다.
Claims (6)
- 셀 영역과 페리영역이 정의된 제 1 도전형 반도체 기판,상기 제 1 도전형 반도체 기판 전면에 활성영역과 필드영역을 정의하여 필드영역에 필드절연막을 형성하는 공정과,상기 페리영역으로 정의된 반도체 기판의 소정영역에 제 2 도전형 웰을 형성하는 공정과,상기 반도체 기판 전면에 복수개의 게이트 전극을 형성하는 공정과,상기 게이트 전극 양측의 상기 반도체 기판에 각각 불순물 영역들을 형성하는 공정과,상기 반도체 기판 전면에 제 1, 제 2 층간절연막을 형성하는 공정과,상기 정의된 셀영역과 페리영역상의 상기 게이트 전극 양측에 형성된 상기 불순물 영역과 콘택되도록 베리어층과 도핑된 폴리실리콘패드를 차례로 형성하는 공정과,상기 도핑된 폴리실리콘패드 상에 각각의 배선층을 형성하는 공정을 포함하여 제조됨을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 베리어층은 리플렉토리 금속과, C, B, N과의 합금으로 이루어진 실리사이드층으로 형성됨을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 베리어층은 TiW, TiN, TiC, TiB, TiSi2, Ti중 하나이상을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘패드는 3족이나 5족으로 이루어진 원소를 이온 주입하여 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘패드는 n형의 보론 이온이나 p형의 아세닉 이온이나 인 이온이나 갈륨(Ga)을 사용하여 도핑하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘패드는 셀영역과 페리영역에 동시에 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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