KR100269628B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 셀영역과 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 게이트산화막, 게이트층, 제 1 및 제 2 캡층을 순차적으로 형성하고 상기 주변회로영역의 상기 제 2 캡층을 제거하는 공정과, 상기 제 1 및 제 2 캡층, 게이트층 및 게이트산화막을 패터닝하여 게이트를 한정하고 상술한 구조의 표면에 상기 제 1 캡층과 식각선택비가 다른 물질로 마스크층을 형성하는 공정과, 상기 마스크층의 상기 게이트와 대응하는 부분에 상기 측벽과 식각선택비가 다른 물질로 제 1 측벽을 상기 셀영역에서 상기 마스크층이 노출되지 않도록 인접하는 것들이 연결되게 형성하고 상기 반도체기판의 상기 주변회로영역에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 제 1 측벽을 선택적으로 제거하고 상기 반도체기판의 상기 셀영역 및 상기 주변회로영역에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 마스크층을 상기 반도체기판이 노출되도록 에치백하여 상기 게이트의 측면에 제 2 측벽을 형성하는 공정과, 상술한 구조의 전 표면에 상기 제 2 캡층 및 상기 제 2 측벽과 식각선택비가 다른 절연물질을 증착하여 제 1 층간절연층을 형성하고 상기 셀영역의 상기 제 2 불순물영역 중 인접하는 트랜지스터들이 공유하지 않는 영역이 노출되도록 패터닝하여 제 1 접촉홀을 형성하는 공정과, 상기 제 1 접촉홀 내에 플러그를 형성하며 상기 제 1 층간절연층 상에 상기 플러그를 덮는 제 2 층간절연층을 형성하는 공정과, 상기 셀영역 내의 상기 제 2 불순물영역 중 상기 플러그와 접촉되지 않는 영역을 노출시키는 제 2 접촉홀과 상기 주변회로영역 내의 소정 게이트을 노출시키는 제 3 접촉홀을 동시에 형성하는 공정을 구비한다.
Description
본 발명은 반도체장치의 반도체장치의 제조방법에 관한 것으로서, 특히, 셀영역과 주변회로영역에 비트 라인을 형성하기 위한 접촉홀을 동시에 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 셀영역(C1) 및 주변회로영역(P1)을 갖는 P형의 반도체기판(11)의 소정 부분에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 소자의 활성영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 반도체기판(11) 상의 필드산화막(13)이 형성되지 않은 부분은 활성영역이 된다.
반도체기판(11) 상의 활성영역에 열산화 방법에 의해 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15) 상에 불순물이 도핑된 다결정실리콘을 증착하여 게이트층(17)을 형성하고, 이 게이트층(17) 상에 질화실리콘 또는 산화실리콘을 증착하여 캡층(19)을 형성한다. 상기에서 게이트층(17) 및 캡층(19)은 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 형성된다.
도 1b를 참조하면, 캡층(19), 게이트층(17) 및 게이트산화막(15)을 반도체기판(11)이 노출되도록 포토리쏘그래피 방법으로 패터닝한다. 이 때, 게이트층(17)의 제거되지 않고 잔류하는 부분은 게이트(18)가 된다.
캡층(19)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형 불순물을 저농도로 이온 주입하여 제 1 불순물영역(21)을 형성한다. 상기에서 제 1 불순물영역(21)은 셀영역(C1)에서 트랜지스터의 소오스 및 드레인영역으로 이용되며 주변회로영역(P1)에서 구동트랜지스터의 LDD(Lightly Doped Drain)영역으로 이용된다.
도 1c를 참조하면, 반도체기판(11) 상에 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착한 후 에치백하여 게이트(18) 및 캡층(19)의 측면에 측벽을 형성한다.
반도체기판(11) 상에 감광막(25)을 도포한 후 셀영역(C1) 상에만 잔류되도록 패터닝하여 주변회로영역(P1)을 노출시킨다. 그리고, 감광막(25) 및 캡층(19)을 마스크로 사용하여 N형의 불순물을 고농도로 이온주입하여 제 2 불순물영역(27)을 형성한다. 상기에서 제 2 불순물영역(27)은 반도체기판(11)의 주변회로영역(P1)에만 제 1 불순물영역(21)과 중첩되게 형성되는 것으로 구동트랜지스터의 소오스 및 드레인영역으로 이용된다.
도 1d를 참조하면, 감광막(25)을 제거한다. 그리고, 상술한 구조의 전 표면에 게이트(18) 및 캡층(19)을 덮는 제 1 층간절연층(29)을 형성한다. 상기에서 제 1 층간절연층(29)은 캡층(19) 및 측벽(23)과 식각선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
셀영역(C1) 내의 제 1 층간절연층(29)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(21)을 노출시키는 제 1 접촉홀(31)을 형성한다. 상기에서 제 1 접촉홀(31)은 제 1 불순물영역(21) 중 인접하는 트랜지스터들이 공유하지 않는 영역을 노출시킨다. 이 때, 제 1 층간절연층(29)이 캡층(19) 및 측벽(23)과 식각선택비가 서로 다르므로 제 1 접촉홀(31)은 자기 정렬되게 형성된다.
제 1 접촉홀(31) 내에 제 1 불순물영역(21)과 접촉되어 전기적으로 연결되는 플러그(33)를 형성한다. 상기에서 플러그(33)는 금속 등의 도전성 물질을 제 1 층간절연층(29) 상에 제 1 접촉홀(31)을 채우도록 증착한 후 제 1 접촉홀(31) 내부에만 잔류되게 에치백하므로써 형성된다. 플러그(33)는 제 1 불순물영역(21)을 이후에 형성될 캐패시터의 스토리지전극과 전기적으로 연결시킨다.
도 1e를 참조하면, 제 1 층간절연층(29) 상에 플러그(33)를 덮는 제 2 층간절연층(35)을 형성한다. 상기에서 제 2 층간절연층(35)도 캡층(19) 및 측벽(23)과 식각선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
셀영역(C1) 내의 제 1 및 제 2 층간절연층(29)(35)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(21) 중 인접하는 트랜지스터들이 공유하는 영역, 즉, 제 1 접촉홀(31)이 형성되지 않은 영역을 노출시키는 제 2 접촉홀(37)을 형성한다. 이 때에도, 제 1 층간절연층(29)이 캡층(19) 및 측벽(23)과 식각선택비가 서로 다르므로 제 2 접촉홀(37)은 자기 정렬되게 형성된다.
도 1f를 참조하면, 주변회로영역(P1)의 소정 게이트(18)가 노출되도록 제 1 및 제 2 층간절연층(29)(35)과 캡층(19)을 패터닝하여 제 3 접촉홀(39)을 형성한다. 상기에서 제 3 접촉홀(39)은 제 2 접촉홀(37)이 노출되지 않도록 덮는 마스크를 사용한 포토리쏘그래피 방법으로 형성한다. 상기에서 제 2 및 제 3 접촉홀(37)(39)를 순서를 바꾸어 형성할 수도 있다. 즉, 주변회로영역(P1)에 게이트(18)를 노출시키는 제 3 접촉홀(39)을 먼저 형성한 후 셀영역(C1)에 제 2 접촉홀(37)을 형성할 수도 있다.
그리고, 제 2 층간절연층(35) 상에 셀영역(C1)에서 제 2 접촉홀(37)을 통해 제 1 불순물영역(21)과 접촉되며, 주변회로영역(P1)에서 제 3 접촉홀(39)을 통해 게이트(18)와 접촉되어 전기적으로 연결되는 비트라인(41)(43)을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 주변회로영역 내의 구동트랜지스터는 저농도영역을 형성하고 고농도영역을 형성할 때 저농도영역의 불순물이 확산되어 채널의 길이가 짧아져 단채널효과(short channel effect)가 발생되는 문제점이 있었다. 또한, 비트라인을 형성하기 위한 접촉홀을 셀영역과 주변회로영역에 별도의 공정으로 형성하여 공정이 복잡해지는 문제점이 있었다.
따라서, 본 발명의 목적은 단채널효과를 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 셀영역과 주변회로영역에 비트라인을 형성하기 위한 접촉홀을 동시에 형성하여 공정 수를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 셀영역과 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 게이트산화막, 게이트층, 제 1 및 제 2 캡층을 순차적으로 형성하고 상기 주변회로영역의 상기 제 2 캡층을 제거하는 공정과, 상기 제 1 및 제 2 캡층, 게이트층 및 게이트산화막을 패터닝하여 게이트를 한정하고 상술한 구조의 표면에 상기 제 1 캡층과 식각선택비가 다른 물질로 마스크층을 형성하는 공정과, 상기 마스크층의 상기 게이트와 대응하는 부분에 상기 측벽과 식각선택비가 다른 물질로 제 1 측벽을 상기 셀영역에서 상기 마스크층이 노출되지 않도록 인접하는 것들이 연결되게 형성하고 상기 반도체기판의 상기 주변회로영역에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 제 1 측벽을 선택적으로 제거하고 상기 반도체기판의 상기 셀영역 및 상기 주변회로영역에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 마스크층을 상기 반도체기판이 노출되도록 에치백하여 상기 게이트의 측면에 제 2 측벽을 형성하는 공정과, 상술한 구조의 전 표면에 상기 제 2 캡층 및 상기 제 2 측벽과 식각선택비가 다른 절연물질을 증착하여 제 1 층간절연층을 형성하고 상기 셀영역의 상기 제 2 불순물영역 중 인접하는 트랜지스터들이 공유하지 않는 영역이 노출되도록 패터닝하여 제 1 접촉홀을 형성하는 공정과, 상기 제 1 접촉홀 내에 플러그를 형성하며 상기 제 1 층간절연층 상에 상기 플러그를 덮는 제 2 층간절연층을 형성하는 공정과, 상기 셀영역 내의 상기 제 2 불순물영역 중 상기 플러그와 접촉되지 않는 영역을 노출시키는 제 2 접촉홀과 상기 주변회로영역 내의 소정 게이트을 노출시키는 제 3 접촉홀을 동시에 형성하는 공정을 구비한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 셀영역(C2) 및 주변회로영역(P2)을 갖는 P형의 반도체기판(51)의 소정 부분에 STI 또는 LOCOS 등의 방법에 의해 소자의 활성영역을 한정하는 필드산화막(53)을 형성한다. 상기에서 반도체기판(51) 상의 필드산화막(53)이 형성되지 않은 부분은 활성영역이 된다.
반도체기판(51) 상의 활성영역에 열산화 방법에 의해 게이트산화막(55)을 형성한다. 그리고, 필드산화막(53) 및 게이트산화막(55) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 게이트층(57)을 형성하고, 이 게이트층(57) 상에 산화실리콘 또는 질화실리콘으로 이루어진 제 1 캡층(59)과 질화실리콘 또는 산화실리콘으로 이루어진 제 2 캡층(61)을 순차적으로 형성한다. 상기에서 게이트층(57)을 다결정실리콘으로 형성하였으나 다결정실리콘 및 실리사이드층의 2중층으로 형성할 수도 있다. 또한, 제 1 및 제 2 캡층(59)(61)은 식각선택비가 다른 절연물질을 CVD 방법으로 증착하여 형성하는 데, 예를 들면, 제 1 캡층(59)을 산화실리콘으로 형성하면 제 2 캡층(61)을 질화실리콘으로 형성하며, 또한, 제 1 캡층(59)을 질화실리콘으로 형성하면 제 2 캡층(61)을 산화실리콘으로 형성한다.
주변회로영역(P2) 상의 제 2 캡층(61)을 포토리쏘그래피 방법으로 제 1 캡층(59)이 노출되도록 패터닝하여 제거한다.
도 2b를 참조하면, 게이트층(57)을 포토리쏘그래피 방법으로 패터닝하여 게이트(58)을 형성한다. 이 때, 셀영역(C2)의 제 2 캡층(61)을 패터닝한 후 셀영역(C2) 및 주변회로영역(P2)의 제 1 캡층(59), 게이트층(57) 및 게이트산화막(55)을 반도체기판(51)이 노출되도록 패터닝한다.
반도체기판(51) 상에 게이트(58), 제 1 및 제 2 캡층(59)(61)의 표면에 제 2 캡층(61)과 동일한 물질, 즉, 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하여 마스크층(63)을 형성한다. 그리고, 마스크층(63)의 게이트(58), 제 1 및 제 2 캡층(59)(61)의 측면과 대응하는 부분 상에 제 1 측벽(65)을 형성한다. 상기에서 제 1 측벽(65)은 마스크층(63) 상에 이 마스크층(63)과 식각선택비가 다른 물질, 산화실리콘 또는 질화실리콘을 증착하고 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 방법으로 에치백하여 형성하는 데, 셀영역(C2) 내에는 이 제 1 측벽(65)은 마스크층(63)이 노출되지 않도록 인접하는 것들이 연결되게 형성되도록 한다.
제 1 및 제 2 캡층(59)(61)과 제 1 측벽(65)을 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 고농도로 이온 주입하여 반도체기판(51)의 주변회로영역(P2)에 구동 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 1 불순물영역(67)을 형성한다. 이 때, 반도체기판(51)의 셀영역(C2)은 제 1 측벽(65)에 의해 불순물이 주입되지 않으므로 제 1 불순물영역(67)이 형성되지 않게된다.
도 2c를 참조하면, 제 1 측벽(65)을 습식식각하여 제거한다. 이 때, 마스크층(63)은 제 1 측벽(65)과 식각선택비가 다르므로 제거되지 않고 제 1 측벽(65)만 선택적으로 제거된다.
반도체기판(51)에 인(P) 또는 아세닉(As) 등의 N형 불순물을 저농도로 이온 주입하여 제 2 불순물영역(69)을 형성한다. 상기에서 제 2 불순물영역(69)은 셀영역(C2)에서 트랜지스터의 소오스 및 드레인영역으로 이용되며 주변회로영역(P2)에서 제 1 불순물영역(67)과 중첩되게 형성되어 구동트랜지스터의 LDD영역으로 이용된다. 또한, 제 2 불순물영역(69)은 마스크층(63)에 의해 게이트(58)와 중첩되는 것이 억제된다. 상기에서 제 2 불순물영역(69)이 제 1 불순물영역(67)을 형성한 후에 형성하고 마스크층(63)에 의해 게이트(58)와 중첩되는 것이 억제되게 형성되므로 채널 길이가 짧아지는 것을 억제하므로 단채널효과를 방지할 수 있다.
도 2d를 참조하면, 마스크층(63)을 RIE 등의 방법으로 반도체기판(51)이 노출되도록 에치백하여 제 2 측벽(71)을 형성한다. 상술한 구조의 전 표면에 제 2 캡층(61) 및 제 2 측벽(71)과 식각선택비가 다른 절연물질, 즉, 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 제 1 층간절연층(73)을 형성한다. 그리고, 셀영역(C2) 내의 제 1 층간절연층(73)을 포토리쏘그래피 방법으로 패터닝하여 제 2 불순물영역(69)을 노출시키는 제 1 접촉홀(75)을 형성한다. 상기에서 제 1 접촉홀(75)은 셀영역(C2) 내의 제 2 불순물영역(69) 중 인접하는 트랜지스터들이 공유하지 않는 영역을 노출시킨다. 이 때, 제 1 층간절연층(73)이 제 2 캡층(61) 및 제 2 측벽(71)과 식각선택비가 서로 다르므로 제 1 접촉홀(75)은 자기 정렬되게 형성된다.
도 2e를 참조하면, 제 1 접촉홀(75) 내에 제 2 불순물영역(69)과 접촉되어 전기적으로 연결되는 플러그(77)를 형성한다. 상기에서 플러그(77)는 제 1 층간절연층(73) 상에 제 1 접촉홀(75)을 채우도록 금속 등의 도전성 물질을 증착한 후 제 1 층간절연층(73)이 노출되고 제 1 접촉홀(75) 내부에만 잔류되게 에치백하므로써 형성된다. 플러그(77)는 이후에 형성될 캐패시터의 스토리지전극을 셀영역(C2) 내의 제 2 불순물영역(69)과 전기적으로 연결시킨다.
제 1 층간절연층(73) 상에 플러그(77)를 덮는 제 2 층간절연층(79)을 형성한다. 상기에서 제 2 층간절연층(79)도 제 2 캡층(61) 및 제 2 측벽(71)과 식각선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
셀영역(C2) 내의 제 2 불순물영역(69) 중 플러그(77)와 접촉되지 않는 인접하는 트랜지스터들이 공유하는 영역을 노출시키는 제 2 접촉홀(81)과 주변회로영역(P2) 내의 소정 게이트(58)을 노출시키는 제 3 접촉홀(83)을 도포리쏘그래피 방법으로 형성한다. 상기에서 제 2 접촉홀(81)은 제 3 접촉홀(83) 보다 깊이가 깊은 데, 제 2 캡층(61)과 제 2 측벽(71)이 제 1 층간절연층(73) 및 캡층(59)과 식각선택비가 다르므로 제 3 접촉홀(83)의 형성이 완료된 후에도 셀영역(C2)의 반도체기판(51)이 노출되도록 과도식각하므로써 제 2 접촉홀(81)을 형성한다.
도 2f를 참조하면, 제 2 층간절연층(79) 상에 셀영역(C2)에서 제 2 접촉홀(81)을 통해 제 1 불순물영역(69)과 접촉되며, 주변회로영역(P2)에서 제 3 접촉홀(83)을 통해 게이트(58)와 접촉되어 전기적으로 연결되는 비트라인(85)(87)을 형성한다.
따라서, 본 발명은 저농도의 제 2 불순물영역을 고농도의 제 1 불순물영역을 형성한 후에 형성하므로 저농도의 제 2 불순물영역의 확산이 억제되어 단채널효과를 방지할 수 있으며, 또한, 셀영역 및 주변회로영역의 비트라인을 형성하기 위한 제 2 및 제 3 접촉창을 동시에 형성하므로 공정이 단순해지는 잇점이 있다.
Claims (4)
- 셀영역과 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 게이트산화막, 게이트층, 제 1 및 제 2 캡층을 순차적으로 형성하고 상기 주변회로영역의 상기 제 2 캡층을 제거하는 공정과,상기 제 1 및 제 2 캡층, 게이트층 및 게이트산화막을 패터닝하여 게이트를 한정하고 상술한 구조의 표면에 상기 제 1 캡층과 식각선택비가 다른 물질로 마스크층을 형성하는 공정과,상기 마스크층의 상기 게이트와 대응하는 부분에 상기 측벽과 식각선택비가 다른 물질로 제 1 측벽을 상기 셀영역에서 상기 마스크층이 노출되지 않도록 인접하는 것들이 연결되게 형성하고 상기 반도체기판의 상기 주변회로영역에 제 2 도전형의 고농도영역을 형성하는 공정과,상기 제 1 측벽을 선택적으로 제거하고 상기 반도체기판의 상기 셀영역 및 상기 주변회로영역에 제 2 도전형의 저농도영역을 형성하는 공정과,상기 마스크층을 상기 반도체기판이 노출되도록 에치백하여 상기 게이트의 측면에 제 2 측벽을 형성하는 공정과,상술한 구조의 전 표면에 상기 제 2 캡층 및 상기 제 2 측벽과 식각선택비가 다른 절연물질을 증착하여 제 1 층간절연층을 형성하고 상기 셀영역의 상기 제 2 불순물영역 중 인접하는 트랜지스터들이 공유하지 않는 영역이 노출되도록 패터닝하여 제 1 접촉홀을 형성하는 공정과,상기 제 1 접촉홀 내에 플러그를 형성하며 상기 제 1 층간절연층 상에 상기 플러그를 덮는 제 2 층간절연층을 형성하는 공정과,상기 셀영역 내의 상기 제 2 불순물영역 중 상기 플러그와 접촉되지 않는 영역을 노출시키는 제 2 접촉홀과 상기 주변회로영역 내의 소정 게이트을 노출시키는 제 3 접촉홀을 동시에 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 1 및 제 2 캡층을 식각선택비가 다른 절연물질로 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서 상기 제 1 캡층을 산화실리콘으로 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서 상기 제 2 캡층을 질화실리콘으로 형성하는 반도체장치의 제조방법.
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