KR100209716B1 - 반도체 소자의 실리사이드 형성방법 - Google Patents

반도체 소자의 실리사이드 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로 특히, 소자의 신뢰성을 향상시키도록 한 반도체 소자의 실리사이드 형성방법에 관한 것이다.
이와같은 본 발명의 반도체 소자의 실리사이드 형성방법은 활성영역과 필드 영역으로 정의된 기판을 준비하는 단계; 상기 필드영역에 필드 산화막을 형성하는 단계; 상기 활성영역과 필드 산화막상의 소정부위에 제1절연막과 도전층 및 제2절연막으로 이루어진 제1, 제2게이트 전극을 각각 형성하는 단계; 상기 제1게이트 전극 양측의 기판에 저농도 불순물 영역을 형성하는 단계; 상기 제1, 제2게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계; 상기 제1게이트 전극 및 측벽 스페이서 양측의 기판에 고농도 불순물 영역을 형성하는 단계; 상기 제1, 제2게이트 전극을 포함한 전면에 제3절연막을 형성하는 단계; 상기 활성영역의 제3, 제2절연막을 제거하는 단계; 상기 활성영역의 게이트 계면과 기판 계면에 실리사이드를 형성하는 단계; 상기 실리사이드를 포함한 전면에 제4절연막을 증착하여 상기 제2게이트 전극 표면의 일정부분이 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 제2게이트 전극과 전기적으로 연결되도록 금속배선을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.

Description

반도체 소자의 실리사이드 형성방법
본 발명은 반도체 소자에 관한 것으로 특히, 소자의 신뢰성을 향상시키도록 한 반도체 소자의 실리사이드 형성방법에 관한 것이다.
일반적으로 반도체 장치의 제조에 있어서, 반도체 집적기술의 발달로 수 미크론이하의 모스 트랜지스터를 집적화하게 되었다.
이러한 반도체 소자의 고집적화에 따라 모스 트랜지스터의 크기가 작아지고, 모스트랜지스터의 소오스/드레인 영역의 접합깊이도 점점 얇아지게 되었다.
이렇게 소오스/드레인 영역의 접합깊이가 점점 얇아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 접합의 면저항이 증가되므로 소자의 기생저항(Parastiticresistance)이 증가하는 문제가 발생한다.
즉, 소오스/드레인 영역의 면저항은 다음과 같은 식으로 나타낼 수 있다.
여기서 Rs는 면저항이고, ρ는 Si의 비저항이며, X는 접합의 깊이이다.
상기 식에서 접합의 면저항은 비저항에 비례하고, 접합깊이에 반비례함을 알 수 있다.
결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이고 얇아져야 하는 반면, 면저항도 줄여야 하므로 비저항을 줄여야 한다.
이러한 시점에서, 실리콘의 비저항은 약 200μΩㆍ㎝ 정도이고, 실리사이드막의 비저항은 금속물질에 따라 약간 차이가 있지만 약 50μΩㆍ㎝ 정도이다.
따라서 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성함으로써 접합의 면저항을 감소시킬 수 있다.
상기와 같은 실리사이드막은 크게 고융점 금속과 폴리 실리콘과의 반응에 의해 형성되는 폴리 사이드(Poly Side)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 살리사이드(Salicide, Self-aligned silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실리사이드막(TiSi2)이 널리 알려져 있다.
한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면, 하기의 화학반응식에서 나타낸 바와 같이, 실리사이드막의 형성두께에 대응하는 깊이만큼 실리콘으로 이루어진 소오스/드레인 영역 부분의 소모를 수반하게 된다.
그러므로 실리사이드막의 형성두께 즉, 소오스/드레인 영역의 소모된 부분도 접합깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성기술이 요구된다.
또한, 전기적인 측면에서도 얇은 접합의 소오스/드레인 영역에 형성되는 실리사이드막은 실리사이드와 실리콘과의 계면이 균일해야 한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 실리사이드 형성방법을 설명하면 다음과 같다.
제1a도-제1e도는 종래의 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도이다.
먼저, 제1a도에 도시된 바와같이 활성영역과 필드영역을 정의된 실리콘 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 필드 산화막(12)을 포함한 전면에 게이트 절연막(13)과 폴리 실리콘막을 차례로 증착하고, 사진석판술 및 시각공정으로 상기 폴리 실리콘막과 게이트 절연막(13)을 선택적으로 제거하여 상기 활성영역과 필드 산화막(12)상에 각각 제1, 제2게이트 전극(14a,14b)을 형성한다.
이어서, 상기 제1게이트 전극(14a)을 마스크로 하여 저농도 불순물 이온을 주입하여 상기 실리콘 기판(11)의 활성영역에 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
그리고 상기 제1, 제2게이트 전극(14a,14b)을 포함한 전면에 절연막을 증착하고, 에치백(Etch Back)공정에 의해 상기 제1, 제2게이트 전극(14a,14b)의 양측면에 측벽 스페이서(Sidewall Space)(16)를 형성한다.
다음에, 상기 측벽 스페이서(16)와 제1게이트 전극(14a)을 마스크로 하여 고농도 불순물 이온을 주입하여 상기 실리콘 기판(11)에 형성된 상기 LDD 영역(15)과 연결되는 소오스/드레인 영역(17)을 형성한다.
이어서, 제1b도에 도시된 바와같이 상기 제1, 제2게이트 전극(14a,14b)을 포함한 전면에 후 공정에서 실리사이드를 형성하기 위해 보호막(Passivation)으로 제1절연막(18)과 질화막(19)을 차례로 형성하고, 상기 질화막(19)상에 감광막(20)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
다음에, 제1c도에 도시된 바와같이 상기 패터닝된 감광막(20)을 마스크로 하여 후공정에서 실리사이드가 형성될 활성영역의 상기 질화막(19)과 제1절연막(18)을 선택적으로 제거한다.
이때, 상기 질화막(19)와 제1절연막(18)을 선택적으로 제거할 때 상기 실리콘 기판(11)의 표면까지 제거되어 단차가 발생한다.
이어서, 상기 감광막(20)을 제거하고, 전면에 실리사이드용 고융점 금속물질 중의 하나인 티타늄(Ti)막 (21)을 형성한다.
그리고 제1d도에 도시된 바와같이 상기 실리콘 기판(11)의 전면에 어닐링 공정을 실시한다.
이때, 실리콘(Si)원자가 티타늄막(21)으로 이동하여 박막의 티타늄막(21)과 상기 실리콘 기판(11)의 계면과 상기 제1게이트 전극(14a)의 계면에 실리콘(Si)과 티타늄(Ti)이 반응하게 됨으로써 이들 각 계면내에 티타늄 실리사이드막(22)이 형성된다.
이어서, 상기 티타늄 실리사이드막(22)을 제외하고 반응하지 않고 남아 있는 티타늄막(21)을 습식식각으로 모두 제거한다.
그리고 전면에 층간 절연막(23) 및 평탄화용 제2절연막(24)을 차례로 형성한다.
이어서, 제1e도에 도시된 바와같이 상기 제2절연막(24)상에 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 필드 산화막(12)상에 형성된 제2게이트 전극(14b) 표면의 소정부분이 노출되도록 상기 제2절연막(24), 층간 절연막(23), 질화막(19), 제1절연막(18)을 선택적으로 제거하여 콘택홀(25)을 형성한다.
그리고 상기 콘택홀(25)을 포함한 전면에 금속배선용 금속층을 증착한 후, 선택적으로 제거하여 금속배선(26)을 형성한다.
그러나 이와같은 종래의 반도체 소자의 실리사이드 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 실리사이드가 형성될 영역의 질화막과 절연막을 선택적으로 제거할 때 실리콘 기판의 표면이 동시에 제거됨으로써 단차가 발생한다.
둘째, 실리사이드 형성시 고농도 이온주입 영역을 벗어나서 옴익 콘택(Ohmic Contact)이 되지 않는다.
셋째, 금속배선용 콘택홀 형성시 절연막들의 식각율 차이로 인해 콘택홀 중간에 턱이 발생함으로써 금속배선시 단선의 위험이 크다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소오스/드레인의 과도식각에 따른 단차를 방지하고, 금속라인의 단선을 방지할 수 있도록 한 반도체 소자의 실리사이드 형성방법을 제공하는데 그 목적이 있다.
제1a도-제1e도는 종래의 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도.
제2a도-제2e도는 본 발명의 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘 기판 32 : 필드 산화막
33 : 게이트 절연막 34 : 캡 산화막
35a,35b : 제1, 제2게이트 전극 36 : LDD 영역
37 : 측벽 스페이서 38 : 소오스/드레인 영역
39 : 제1절연막 40 : 감광막
41 : 티타늄막 42 : 티타늄 실리사이드
43 : 제2절연막 44 : 콘택홀
45 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 실리사이드 형성방법은 활성영역과 필드 영역으로 정의된 기판을 준비하는 단계; 상기 필드영역에 필드 산화막을 형성하는 단계; 상기 활성영역과 필드 산화막상의 소정부위에 제1절연막과 도전층 및 제2절연막으로 이루어진 제1, 제2게이트 전극을 각각 형성하는 단계; 상기 제1게이트 전극 양측의 기판에 저농도 불순물 영역을 형성하는 단계; 상기 제1, 제2게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계; 상기 제1게이트 전극 및 측벽 스페이서 양측의 기판에 고농도 불순물 영역을 형성하는 단계; 상기 제1, 제2게이트 전극을 포함한 전면에 제3절연막을 형성하는 단계; 상기 활성영역의 제3, 제2절연막을 제거하는 단계; 상기 활성영역의 게이트 계면과 기판 계면에 실리사이드를 형성하는 단계; 상기 실리사이드를 포함한 전면에 제4절연막을 증착하여 상기 제2게이트 전극 표면의 일정부분이 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 제2게이트 전극과 전기적으로 연결되도록 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 실리사이드 형성방법을 설명하면 다음과 같다.
제2a도-제2e도는 본 발명의 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도이다.
먼저, 제2a도에 도시된 바와같이 활성영역과 필드영역을 정의된 실리콘 기판(31)의 필드영역에 소자 분리용 필드 산화막(32)을 형성한다.
그리고 상기 필드 산화막(32)을 포함한 전면에 게이트 절연막(33)과 폴리 실리콘막 및 캡 산화막(34)을 차례로 증착하고, 사진석판술 및 식각공정으로 상기 캡 산화막(34) 및 폴리 실리콘막과 게이트 절연막(33)을 선택적으로 제거하여 상기 활성영역과 필드 산화막(32)상에 각각 제1, 제2게이트 전극(35a,35b)을 형성한다.
이어서, 상기 제1게이트 전극(35a)을 마스크로 하여 저농도 불순물 이온을 주입하여 상기 실리콘 기판(31)의 활성영역에 LDD(Lightly Doped Drain)영역(36)을 형성한다.
그리고 상기 제1, 제2게이트 전극(35a,35b)을 포함한 전면에 절연막을 증착하고, 에치백(Etch Back)공정에 의해 상기 제1, 제2게이트 전극(35a,35b) 양측면에 측벽 스페이서(37)를 형성한다.
다음에, 상기 측벽 스페이서(37)와 제1게이트 전극(35a)을 마스크로 하여 고농도 불순물 이온을 주입하여 상기 실리콘 기판(31)에 상기 LDD 영역(36)과 연결되는 소오스/드레인 영역(38)을 형성한다.
이어서, 제2b도에 도시된 바와같이 상기 제1, 제2게이트 전극(35a,35b)을 포함한 전면에 후공정에서 실리사이드를 형성하기 위해 보호막(Passivation)으로 얇은 제1절연막(39)을 형성한다.
그리고 상기 제1절연막(39)상에 감광막(40)을 도포한 후, 상기 감광막(40)을 노광 및 현상공정으로 패터닝한다.
다음에, 제2c도에 도시된 바와같이 상기 패터닝된 감광막(40)을 마스크로 하여 실리사이드가 형성될 부분인 활성영역의 제1절연막(39)과 캡 산화막(34)을 제거한다.
이어서, 상기 감광막(40)을 제거하고, 전면에 실리사이드용 고융점 금속물(예를 들면 Ti, Co, W, Mo 등)중에서 티타늄(Ti)막(41)을 증착한다.
그리고 제2d도에 도시된 바와 같이 상기 실리콘 기판(31)의 전면에 어닐링 공정을 실시한다.
이때, 활성영역의 실리콘(Si)원자가 티타늄막(41)으로 이동하여 박막의 티타늄막(41)과 상기 실리콘 기판(31)의 계면과 상기 제1게이트 전극(35a)의 계면에 실리콘(Si)과 티타늄(Ti)이 반응하게 됨으로써 이들 각 계면내에 티타늄 실리사이드막(42)이 형성된다.
이어서, 상기 티타늄 실리사이드막(42)을 제외하고 반응하지 않고 남아 있는 티타늄막(41)을 습식식각으로 모두 제거하고, 전면에 제2절연막(43)을 형성한다.
그리고 제2e도에 도시된 바와같이 상기 제2절연막(43)상에 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 제2게이트 전극(35b)의 표면이 소정부분 노출되도록 상기 제2절연막(43), 제1절연막(39), 캡산화막(34)을 선택적으로 제거하여 콘택홀(44)을 형성한다.
이어서, 상기 콘택홀(44)을 포함한 전면에 금속배선용 금속층을 증착한 후, 선택적으로 제거하여 금속배선(45)을 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 실리사이드 형성방법은 다음과 같은 효과가 있다.
첫째, 저압화학기상증착법(LPCVD)으로 단일 절연막을 사용함으로써 실리사이드 형성영역을 정의하기 위하여 선택적으로 제거할 때 활성영역의 손실에 따른 단차를 방지한다.
둘째, 실리사이드 형성 후 고농도 접합영역의 충분한 깊이(Depth)을 확보함에 따른 접합간 콘택 문제를 제거할 수 있다.
셋째, 금속배선시 단일 절연막으로 구성되어 있으므로 금속배선이 양호하다.
넷째, 기존의 공정수에 비해 공정감소에 따른 비용이 절감된다.

Claims (3)

  1. 활성영역과 필드 영역으로 정의된 기판을 준비하는 단계; 상기 필드영역에 필드 산화막을 형성하는 단계; 상기 활성영역과 필드 산화막상의 소정부위에 제1절연막과 도전층 및 제2절연막으로 이루어진 제1, 제2게이트 전극을 각각 형성하는 단계; 상기 제1게이트 전극 양측의 기판에 저농도 불순물 영역을 형성하는 단계; 상기 제1, 제2게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계; 상기 제1게이트 전극 및 측벽 스페이서 양측의 기판에 고농도 불순물 영역을 형성하는 단계; 상기 제1, 제2게이트 전극을 포함한 전면에 제3절연막을 형성하는 단계; 상기 활성영역의 제3, 제2절연막을 제거하는 단계; 상기 활성영역의 게이트 계면과 기판 계면에 실리사이드를 형성하는 단계; 상기 실리사이드를 포함한 전면에 제4절연막을 증착하여 상기 제2게이트 전극 표면의 일정부분이 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 제2게이트 전극과 전기적으로 연결되도록 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  2. 제1항에 있어서, 상기 실리사이드 형성방법은 상기 활성영역의 제1게이트 전극을 포함한 전면에 고융점 금속을 형성하는 단계; 상기 고융점 금속이 형성된 기판을 어닐링 공정을 통해 실리사이드를 형성하는 단계를 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  3. 제2항에 있어서, 상기 고융점 금속은 Ti, Co, W, Mo 등에서 적어도 어느 하나로 형성함을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
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