KR100460072B1 - 반도체패키지 - Google Patents

반도체패키지 Download PDF

Info

Publication number
KR100460072B1
KR100460072B1 KR10-1998-0025826A KR19980025826A KR100460072B1 KR 100460072 B1 KR100460072 B1 KR 100460072B1 KR 19980025826 A KR19980025826 A KR 19980025826A KR 100460072 B1 KR100460072 B1 KR 100460072B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
lead portion
inner lead
thickness
semiconductor package
Prior art date
Application number
KR10-1998-0025826A
Other languages
English (en)
Other versions
KR20000004394A (ko
Inventor
박창준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1998-0025826A priority Critical patent/KR100460072B1/ko
Publication of KR20000004394A publication Critical patent/KR20000004394A/ko
Application granted granted Critical
Publication of KR100460072B1 publication Critical patent/KR100460072B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명의 반도체 패키지는, 상부면에 본딩패드들이 구비된 반도체 칩; 상기 반도체 칩의 상부면에 양면 접착 테이프의 개재하에 부착되는 인너 리드 부분과, 상기 인너 리드 부분으로부터 다운-세트된 형태로 반도체 칩의 외측으로 연장·배치되는 아웃 리드 부분으로 구성되는 리드; 상기 반도체 칩의 본딩패드와 인너 리드 부분의 측면을 전기적으로 접속시키는 범프; 및 상기 반도체 칩의 상부면과 그 상부에 배치된 인너 리드 부분을 밀봉하는 봉지제를 포함하며, 상기 리드들은 반도체 칩의 상부면에 대칭되게 배치됨과 동시에 리드의 인너 리드 부분의 측면은 상기 반도체 칩의 본딩패드와 근접되게 배치되어 있는 것을 특징으로 한다.

Description

반도체 패키지
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 트림 및 포밍 공정을 삭제시킬 수 있는 반도체 패키지에 관한 것이다.
일반적으로, 공지된 공정을 통해 제조된 반도체 칩들은 칩 절단(Sawing), 칩 부착(Die Attach), 와이어 본딩(Wire Bonding), 몰딩(Molding) 및 트림/포밍(Trim/Forming) 등 일련의 어셈블리(Assembly) 공정을 거쳐 반도체 패키지로 제작된다.
상기한 어셈블리 공정을 통해 제작된 반도체 패키지의 전형적인 예가 도 1 에 도시되어 있는바, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본딩패드들(1a)이 구비된 반도체 칩(1)은 리드 프레임(Lead Frame)의 다이 패드(Die Pad : 2a) 상에 부착되어 있으며, 반도체 칩(1)의 본딩패드들(1a)과 리드 프레임의 인너 리드(Inner Lead : 2b)는 금속 와이어(3)에 의해 전기적으로 연결되어 있다.
그리고, 반도체 칩(1) 및 이에 와이어 본딩된 인너 리드(2b)를 포함한 공간적 영역은 에폭시 수지와 같은 몰딩 컴파운드(Epoxy Molding Compound)에 의해 봉지되어 있고, 몰딩 컴파운드로된 봉지제(4)의 외측으로는 기판에의 실장을 위한 리드 프레임의 아웃 리드(Out Lead : 2c)가 돌출되어 있으며, 아울러, 아웃 리드는 소정의 형태로 절곡되어 있다.
그러나, 상기와 같은 종래의 어셈블리 공정에서는 봉지제를 형성하기 위한 몰딩 공정후에, 리드 프레임들간을 연결하고 있는 댐바를 절단시키기 위한 트림 공정과, 아웃 리드 부분을 소정의 형상으로 절곡시키기 위한 포밍 공정이 실시되는 것으로 인하여 공정이 복잡한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 트림 및 포밍 공정을 삭제시킬 수 있는 반도체 패키지를 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지는, 상부면에 본딩패드들이 구비된 반도체 칩; 상기 반도체 칩의 상부면에 양면 접착 테이프의 개재하에 부착되는 인너 리드 부분과, 상기 인너 리드 부분으로부터 다운-세트된 형태로 반도체 칩의 외측으로 연장·배치되는 아웃 리드 부분으로 구성되는 리드; 상기 반도체 칩의 본딩패드와 인너 리드 부분의 측면을 전기적으로 접속시키는 범프; 및 상기 반도체 칩의 상부면과 그 상부에 배치된 인너 리드 부분을 밀봉하는 봉지제를 포함하며, 상기 리드들은 반도체 칩의 상부면에 대칭되게 배치됨과 동시에 리드의 인너 리드 부분의 측면은 상기 반도체 칩의 본딩패드와 근접되게 배치되어 있는 것을 특징으로 한다.
본 발명에 따르면, 양면 접착 테이프 상에 수 개의 리드들을 부착시키고, 이렇게 제작된 테이프 리드를 반도체 칩 상에 부착시킴으로써, 비교적 간단한 방법으로 반도체 패키지를 제작할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 테이프 리드를 도시한 평면도로서, 도시된 바와 같이, 테이프 리드(20)는 50 내지 70㎛의 두께로된 양면 접착 테이프(11)와 그의 일측면에 부착되는 75 내지 100㎛ 두께로된 다수개의 리드들(12)로 이루어진다.
여기서, 양면 접착 테이프(11)는 열가소성(Thermoplastic)계 테이프이며, 인너 리드 부분(12a)과 아웃 리드 부분(12b)으로 구성되는 리드(12)는 댐바없이 양면 접착 테이프 상에 각각 부착되고, 아울러, 양면 접착 테이프(11)에 부착되는 인너 리드(12a) 부분의 측면에는 반도체 칩과의 안정적인 전기적 접속을 위해 도전 물질, 즉, 은(Silver, 13)이 플레이팅된다.
또한, 도시되지는 않았으나, 아웃 리드 부분(12b)은 다운-세트(Down-Set)의 형태로 절곡되어 있다.
도 3은 상기된 테이프 리드를 이용한 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 양면 접착 테이프(11)에 리드들(12)이 부착되어 있는 테이프 리드가 열압착 방식에 의해 상부면에 본딩패드들(도시안됨)이 구비된 반도체 칩(21) 상에 대칭되게 부착되며, 상기 반도체 칩(21)과 리드의 인너 리드 부분(12a)은 금(Au) 범프(22)에 의해 전기적으로 접속된다. 이때, 리드의 인너 리드 부분(12a)은 금 범프에 의해 반도체 칩의 본딩패드와 접속될 수 있도록 상기 본딩패드에 최대한 근접되게 배치되도록 한다.
계속해서, 반도체 칩(21)의 상부면, 즉, 액티브면이 외부 영향에 의해 손상되는 것이 방지되도록 반도체 칩(21)의 상부면과 상기 반도체 칩(21) 상에 부착된 리드의 인너 리드 부분(12a)은 실리콘계 또는 에폭시계 레진으로 이루어진 봉지제(23)에 의해 밀봉된다.
상기에서, 금 범프(22)는 그의 높이가 리드의 상부면 보다 높게 되지 않도록 대략 80 내지 100㎛ 높이로 형성되며, 봉지제(23)는 200 내지 300㎛ 두께로 형성된다. 이에 따라, 패키지의 전체적인 두께는 대략 0.5mm 정도가 된다.
또한, 앞서 설명한 바와 같이, 인너 리드 부분(12a)의 측면에는 은(13)이 플레이팅되어 있기 때문에 이러한 인너 리드(12a)와 반도체 칩(11)의 본딩패드는 금 범프(22)에 의해 안정적으로 전기적 접속이 이루어진다.
한편, 본 발명의 실시예에 따른 반도체 패키지는 반도체 칩의 두께를 175 내지 200㎛, 리드의 두께를 75 내지 100㎛, 양면 접착 테이프의 두께를 50 내지 70㎛, 범프의 두께를 80 내지 100㎛, 봉지제의 두께를 200 내지 300㎛ 정도로 하여 전체적인 패키지의 두께가 0.5mm 정도가 되도록 제작하기 때문에, 종래 1.0mm의 두께를 갖는 TSOP(Thin Small Outline Package) 보다 더 얇게 제작할 수 있다.
이상에서와 같이, 본 발명은 테이프 리드의 제작시에 인너 리드 부분과 아웃 리드 부분으로 구성되는 리드를 댐바없이 제작함과 동시에 상기 아웃 리드 부분이 다운-세트의 형태가 되도록 함으로써, 어셈블리 공정후에 트림 및 포밍 공정을 실시할 필요가 없게 되고, 이에 따라, 어셈블리 공정의 단순화를 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 테이프 리드를 도시한 평면도.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 양면 접착 테이프 12 : 리드
12a : 인너 리드 부분 12b : 아웃 리드 부분
13 : 은 20 : 테이프 리드
21 : 반도체 칩 22 : 금 범프
23 : 봉지제

Claims (5)

  1. 상부면에 본딩패드들이 구비된 반도체 칩;
    상기 반도체 칩의 상부면에 양면 접착 테이프의 개재하에 부착되는 인너 리드 부분과, 상기 인너 리드 부분으로부터 다운-세트된 형태로 반도체 칩의 외측으로 연장·배치되는 아웃 리드 부분으로 구성되는 리드;
    상기 반도체 칩의 본딩패드와 인너 리드 부분의 측면을 전기적으로 접속시키는 범프; 및
    상기 반도체 칩의 상부면과 그 상부에 배치된 인너 리드 부분을 밀봉하는 봉지제를 포함하며,
    상기 리드들은 반도체 칩의 상부면에 대칭되게 배치됨과 동시에 리드의 인너 리드 부분의 측면은 상기 반도체 칩의 본딩패드와 근접되게 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 리드는 인너 리드 부분과 아웃 리드 부분의 경계에 댐바가 없이 제작된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 인너 리드 부분의 측면은 은이 플레이팅되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 범프는 금 범프인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 반도체 칩의 두께는 175 내지 200㎛이고, 리드의 두께는 75 내지 100㎛이며, 양면 접착 테이프의 두께는 50 내지 70㎛이고, 범프의 두께는 80 내지 100㎛이며, 봉지제의 두께는 200 내지 300㎛인 것을 특징으로 하는 반도체 패키지.
KR10-1998-0025826A 1998-06-30 1998-06-30 반도체패키지 KR100460072B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0025826A KR100460072B1 (ko) 1998-06-30 1998-06-30 반도체패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0025826A KR100460072B1 (ko) 1998-06-30 1998-06-30 반도체패키지

Publications (2)

Publication Number Publication Date
KR20000004394A KR20000004394A (ko) 2000-01-25
KR100460072B1 true KR100460072B1 (ko) 2005-02-24

Family

ID=19542214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0025826A KR100460072B1 (ko) 1998-06-30 1998-06-30 반도체패키지

Country Status (1)

Country Link
KR (1) KR100460072B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444347A (ja) * 1990-06-11 1992-02-14 Hitachi Ltd 半導体装置及びその製造方法
KR970067796A (ko) * 1996-03-23 1997-10-13 김광호 내부 리드가 본딩패드에 직접 접착된 loc 패키지
KR980012307A (ko) * 1996-07-19 1998-04-30 김광호 금속 범프를 이용한 리드 온 칩(loc) 패키지
KR200157926Y1 (ko) * 1996-06-27 1999-10-01 김영환 리드 온 칩 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444347A (ja) * 1990-06-11 1992-02-14 Hitachi Ltd 半導体装置及びその製造方法
KR970067796A (ko) * 1996-03-23 1997-10-13 김광호 내부 리드가 본딩패드에 직접 접착된 loc 패키지
KR200157926Y1 (ko) * 1996-06-27 1999-10-01 김영환 리드 온 칩 패키지
KR980012307A (ko) * 1996-07-19 1998-04-30 김광호 금속 범프를 이용한 리드 온 칩(loc) 패키지

Also Published As

Publication number Publication date
KR20000004394A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
JP4917112B2 (ja) 半導体装置
KR101131353B1 (ko) 반도체 장치
US20030006055A1 (en) Semiconductor package for fixed surface mounting
US6396129B1 (en) Leadframe with dot array of silver-plated regions on die pad for use in exposed-pad semiconductor package
US6692991B2 (en) Resin-encapsulated semiconductor device and method for manufacturing the same
KR100804341B1 (ko) 반도체장치 및 그 제조방법
KR100621555B1 (ko) 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법
KR100460072B1 (ko) 반도체패키지
JPH11297917A (ja) 半導体装置及びその製造方法
KR100220244B1 (ko) 솔더 범프를 이용한 스택 패키지
JP4764608B2 (ja) 半導体装置
KR100819794B1 (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
JPH11330343A (ja) 樹脂封止型半導体装置
KR19990086280A (ko) 반도체 패키지
JP3891772B2 (ja) 半導体装置
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
KR200295664Y1 (ko) 적층형반도체패키지
KR950000516B1 (ko) 반도체 조립장치
JP4357519B2 (ja) 半導体装置
JPH07193179A (ja) リードフレーム
KR19980044619U (ko) 반도체 패키지
KR20050046348A (ko) 반도체 패키지
KR20010037244A (ko) 반도체패키지 및 그 제조 방법
JPH09213866A (ja) 樹脂封止型半導体装置およびその製造に用いられるリードフレームおよび半導体チップ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee