KR100223743B1 - 반도체 소자의 전하저장전극 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 스페이서 패턴이 될 다결정실리콘의 두께를 조절하여 원통간의 거리보다 원통내의 거리가 좁은 원통형의 스페이서 패턴을 형성하고, 이 스페이서 패턴을 식각장벽막으로 하여 다결정실리콘막과 산화막의 식각선택비와 다결정실리콘막과 스페이서 패턴의 높이 차이로 스페이서 패턴의 내부와 외부를 식각하여 다결정실리콘막과 산화막으로 이루어진 원통을 형성한 다음, 전하저장전극으로 사용되기 위하여 증착되는 다결정실리콘을 원통형전하저장전극 보다 주심의 옆면적만큼 더 넓은 전하저장전극을 확보할 수 있는 반도체 소자의 전하저장전극을 제조할 수 있어 반도체 소자의 고집적화를 가능하게 한다.
Description
제1a도 내지 제6b도는 본 발명의 일실시예에 따른 전하저장전극 제조 공정 단면도.
제7a도 내지 제10b도는 본 발명의 다른 실시예에 따른 전하저장전극 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트전극 2, 4 : 절연막
3 : 비트라인 5, 7, 10 : 다결정실리콘막
6, 8 : 희생산화막 9 : 스페이서 패턴
본 발명은 일정한 크기의 평면상에 표면적이 넓은 3차원 구조의 전하저장전극 제조 방법에 관한 것으로, 특히 기존의 원통형(CYLINDER) 전하저장전극의 내부에 주심형(CORE) 전극을 형성하여 전하저장전극의 면적을 증가시키는 방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory)을 비롯한 반도체 소자가 고집적화 됨에 따라, 전하저장전극을 형성할 수 있는 평면의 면적은 감소하게 되고, 이에 따른 전하저장전극의 용량 확보가 한계에 부딪히게 되었다.
종래의 원통형 전하저장전극은 원통의 외부측면 뿐만 아니라 내부측면까지 전하저장전극으로 사용할 수 있어 비교적 간단한 공정으로 넓은 전하저장전극 면적을 확보할 수 있었지만 DRAM의 고집적화로 인하여 순히 원통형 전하저장전극만으로는 충분한 면적의 확보를 이룰 수 없는 문제점이 있었다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 종래의 원통형 전하저장전극을 형성하는 동시에, 그 내부에 주심형 전하저장전극을 함께 형성하여 주심형 전하저장전극의 측면 역시 전하저장전극의 면적으로 사용하여 넓은 면적을 확보하므로서 DRAM의 고집적화를 실현할 수 있는 반도체소자의 전하저장전극 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 트랜지스터를 형성하고 전체구조 상부를 제 1 절연막으로 평탄화한 후 상기 트랜지스터의 동작영역과 접속되는 제 1 다결정실리콘막을 상기 제 1 절연막상에 형성하는 단계; 상기 제 1 다결정실리콘막 상에 제 2 절연막, 제 2 다결정실리콘막 및 제 3 절연막을 차례로 형성하는 단계; 상기 제 3 절연막 및 제 2 다결정실리콘막을 소정의 크기로 패턴하여 제 2 절연막이 노출 되도록하는 단계; 상기 제 3 절연막 및 다결정실리콘막의 측벽에 전도막 스페이서를 형성하는 단계; 제 1 다결정실리콘막이 노출되도록 상기 전도막 스페이서에 의해 노출되어 있는 상기 제 3 절연막 및 제 2 절연막을 식각하는 단계; 상기 제 3 절연막 및 제 2 절연막의 식각으로 노출된 제 1 다결정실리콘막의 일부와 다결정실리콘막을 제 2 절연막 및 제 1 절연막이 노출될 때까지 제거하는 단계; 상기 전도막 스페이서를 식각장벽으로 노출된 제 2 절연막과 제 1 다결정실리콘막을 순차적으로 식각하는 단계; 전체구조 상부에 제 4 다결정실리콘막을 도포하여 전면 식각하는 단계; 및 상기 전면식각으로 노출된 제 2 절연막을 제어하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 전하저장전극 형성방법을 상세히 설명하면 다음과 같다.
먼저, 본 발명은 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 스페이서 패턴이 될 다결정실리콘의 두께를 조절하여 원통간의 거리보다 원통내의 거리가 좁은 원통형의 스페이서 패턴을 형성하고, 이 스페이서 패턴을 식각장벽막으로 하여 다결정실리콘막과 산화막의 식각선택비와 다결정실리콘막과 스페이서 패턴의 높이 차이로 스페이서 패턴의 내부와 외부를 식각하여 다결정실리콘막과 산화막으로 이루어진 원통을 형성한 다음, 전하저장전극으로 사용되기 위하여 증착되는 다결정실리콘을 원통형전하저장전극 보다 주심의 옆면적만큼 더 넓은 전하저장전극을 확보하는 것이다.
이를 구체적으로 살펴보면, 도면에서 좌측의 각 A도는 워드라인에 수직한 단면을 나타내고 있으며, 우측의 각 B도는 비트라인에 수직한 방향에서 상기 좌측의 각 A도면과 상응하는 단면도이다. 또한, 본 발명에서 설명되는 DRAM소자는 비트라인이 전하저장전극 아래에 위치하는 차폐형 비트라인(shielded bit line)을 도시하고 있다.
먼저, 본 발명의 일실시예에 따른 전하저장전극 제조방법을 제1a도 내지 제6b도를 통하여 상세히 설명하면 다음과 같다.
제1a도 및 제1b도와 같이 실리콘기판(20) 상부에 트랜지스터의 게이트전극(1)을 형성하고, 절연막(2)을 도포한 후 비트라인(3)을 형성한다. 그리고 전체구조 상부에 절연막(4)을 도포한 후, 콘택 마스크를 사용하여 전하저장전극 콘택홀을 형성한 후, 상기 콘택홀과 접속되는 다결정실리콘막(5)을 증착한다. 그리고 상기 다결정실리콘막(5) 상에 희생산화막(6), 다결정실리콘막(7) 및 희생산화막(8)을 순차적으로 형성한 후, 감광막 패턴을 형성하여 전하저장전극이 될 부위에 위치한 상기 희생산화막(8)과 다결정실리콘막(7)의 소정부분을 순차적으로 식각한다.
이어서, 제2a도 및 제2b도와 같이 전체구조 상부에 다결정실리콘막을 증착하고 마스크 없이 비등방성 전면식각방법으로 희생산화막(8)과 희생산화막(6)이 노출될 때까지 식각하여 다결정실리콘막(7)과 희생산화막(8)의 측면에 원통형으로 다결정실리콘막 스페이서 패턴(9)을 형성한다. 이때, 스페이서 패턴(9)의 높이는 다결정실리콘막(7)과 희생산화막(8)의 높이를 합한 것과 같다.
계속하여, 제3a도 및 제3b도와 같이 상기 다결정실리콘막과 산화막의 식각선택비를 이용하여 희생산화막(6) 및 희생산화막(8)을 식각하여 다결정실리콘막(7) 및 다결정실리콘막(5)을 노출시킨다.
그리고, 제4a도 및 제4b도와 같이 노출되어 있는 다결정실리콘막(5) 및 다결정실리콘막(7)을 식각하여 하부의 산화막(6) 및 절연막(4)이 노출될 때까지 식각한다. 이때, 스페이서 패턴(9)은 다결정실리콘막(7)이 식각된 두께만큼 식각되면서 희생산화막(8)의 두께만큼 남아있게 된다.
계속하여, 제5a도 및 제5b도와 같이 상기 다결정실리콘막과 산화막의 식각선택비를 이용하여 희생산화막(6)을 다결정실리콘막(5)이 노출될 때까지 식각한 다음, 절연막(4)이 노출될 때까지 다결정실리콘막(5)을 식각한다. 이때, 노출되어있는 절연막(4)도 산화막(6)이 제거된 두께만큼 일부 제거되어 지고, 전하저장전극 콘택홀을 채우고 있던 다결정실리콘막(5) 역시 일부가 식각되게 된다. 따라서, 다결정실리콘막(5)의 식각은 스페이서 패턴(9)이 완전히 제거될 정도로 식각이 조절되어야만 한다.
끝으로, 제6a도 및 제6b도와 같이 전체상부에 전하저장전극으로 사용될 다결정실리콘막(10)을 임의의 두께로 증착시키고 마스크 없이 비등방성 전면식각방식으로 산화막(6)과 절연막(4)이 들어날 때까지 식각한 후, 다결정실리콘막과 산화막의 식각선택비를 이용하여 산화막(6)을 하부의 다결정실리콘(5)이 노출될 때까지 완전히 식각하여 원통형 저장전극의 내부에 주심형 전하저장전극이 형성한다. 이때, 다결정실리콘막(5)과 산화막(6)의 바깥쪽 측면에는 스페이서 패턴(10)이 형성되고 안쪽은 다결정실리콘막(10)으로 채워지게 되어 넓은 표면적을 갖는 전하저장전극이 형성되게 된다.
이어서, 본 발명의 다른 실시예를 제7a도 내지 제10b도를 통하여 상세히 설명하면 다음과 같다.
먼저, 본 발명의 다른 실시예는 상기 일실시예에서 제3a도 및 제3b도에 도시된 구조를 형성하기 위한 공정을 수행함에 있어서, 상기 산화막(6)이 상기 희생산화막(8) 보다 두껍게 형성되어 있을 경우를 설명하는 것으로, 상기 일실시예의 제4a도 및 제4b도에서 스페이서 패턴(9)의 측벽에 있는 다결정실리콘막(7)과 기판과 콘택되어 있는 다결정실리콘막(5)이 동시에 완전히 식각되지 않는 경우 나타내고 있는데 그 이외의 공정은 상기 일실시예와 동일하게 수행된다.
상기와 같이 이루어지는 본 발명은 원통형 전하저장전극의 중앙에 수직한 주심형 전하저장전극을 형성하여 전하저장전극의 표면적을 충분히 확보하는데 기여함으로써 고집적 반도체 기억소자의 캐패시턴스 용량을 증가시킬 수 있는 효과가 있다.
Claims (3)
- 반도체 소자의 전하저장전극 제조방법에 있어서, 반도체 기판 상에 트랜지스터를 형성하고 전체구조 상부를 제 1 절연막으로 평탄화한 후 상기 트랜지스터의 동작영역과 접속되는 제 1 다결정실리콘막을 상기 제 1 절연막 상에 형성하는 단계; 상기 제 1 다결정실리콘막 상에 제 2 절연막, 제 2 다결정실리콘막 및 제 3 절연막을 차례로 형성하는 단계; 상기 제 3 절연막 및 제 2 다결정실리콘막을 소정의 크기로 패턴하여 제 2 절연막이 노출 되도록하는 단계; 상기 제 3 절연막 및 다결정실리콘막의 측벽에 전도막 스페이서를 형성하는 단계; 제 1 다결정실리콘막이 노출되도록 상기 전도막 스페이서에 의해 노출되어 있는 상기 제 3 절연막 및 제 2 절연막을 식각하는 단계; 상기 제 3 절연막 및 제 2 절연막의 식각으로 노출된 제 1 다결정실리콘막의 일부와 다결정실리콘막을 제 2 절연막 및 제 1 절연막이 노출될 때까지 제거하는 단계; 상기 전도막 스페이서를 식각장벽으로 노출된 제 2 절연막과 제 1 다결정실리콘막을 순차적으로 식각하는 단계; 전체구조 상부에 제 4 다결정실리콘막을 도포하여 전면식각하는 단계; 및 상기 전면식각으로 노출된 제 2 절연막을 제어하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.
- 제1항에 있어서, 상기 제 1 내지 제 4 전도막은 다결정실리콘막인 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.
- 제1항에 있어서, 상기 제 1 내지 제 3 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.
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