JPS63299157A - 容量素子 - Google Patents
容量素子Info
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- JPS63299157A JPS63299157A JP13465287A JP13465287A JPS63299157A JP S63299157 A JPS63299157 A JP S63299157A JP 13465287 A JP13465287 A JP 13465287A JP 13465287 A JP13465287 A JP 13465287A JP S63299157 A JPS63299157 A JP S63299157A
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- Japan
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- oxide film
- approx
- film
- semiconductor substrate
- thick
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- Pending
Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路を形成する数種類の回路素子のうち
の、特に大容量壽子に関するものである。
の、特に大容量壽子に関するものである。
集積回路において、大容量素子を得るための一般的な製
造方法を、第４図の平面図および第５図（ａ）〜（Ｃ）
の断面図によシ説明する。まず第５回し）のように半導
体基板１を熱酸化して第１の酸化膜２２を形成した後、
通常の写真蝕刻法によシ第１の酸化膜２２の一部を工、
チング除去し半導体基板１の一部を露出させる。それか
ら通常の熱拡散法によシ半導体基板１と同じ導電型を呈
する不純物拡散層２３（例えば表面濃度５Ｘ１０２０／
ｉ、深さ１μｍ）を形成する。つぎに第５図（ｂ）のよ
うに、低温熱酸化を行ない（例えば９００℃３０分酸化
性雰囲気）約ｓ ｏ ｏ Ｘｓ度の第２の酸化膜４を形
成する。
造方法を、第４図の平面図および第５図（ａ）〜（Ｃ）
の断面図によシ説明する。まず第５回し）のように半導
体基板１を熱酸化して第１の酸化膜２２を形成した後、
通常の写真蝕刻法によシ第１の酸化膜２２の一部を工、
チング除去し半導体基板１の一部を露出させる。それか
ら通常の熱拡散法によシ半導体基板１と同じ導電型を呈
する不純物拡散層２３（例えば表面濃度５Ｘ１０２０／
ｉ、深さ１μｍ）を形成する。つぎに第５図（ｂ）のよ
うに、低温熱酸化を行ない（例えば９００℃３０分酸化
性雰囲気）約ｓ ｏ ｏ Ｘｓ度の第２の酸化膜４を形
成する。
次に通常の気相成長法によシ約１０００Ｘ程度の窒化膜
５を形成した後、通常の写真蝕刻法によ）、窒化膜５、
酸化膜４の一部を工、チング除去し、特性引出し用窓を
開孔する。つぎに第５図（ｃ）のように、Ａｔを蒸着し
く厚さＬ５μｍ）、容量素子両端電極６，７を形成する
。
５を形成した後、通常の写真蝕刻法によ）、窒化膜５、
酸化膜４の一部を工、チング除去し、特性引出し用窓を
開孔する。つぎに第５図（ｃ）のように、Ａｔを蒸着し
く厚さＬ５μｍ）、容量素子両端電極６，７を形成する
。
通常のアナログ系の集積回路においては、ＤＣカットあ
るいは帰還容量としてｌ〜ｚｏｐＦ’程度の大容量素子
が必要となるが、従来製法を用いた場合、例えば、１ｏ
ｐＦ’の容量素子を形成するのに約３４．０００μ２の
面積が必要となる。しかしながら、このような大面積素
子は、集積回路のチ。
るいは帰還容量としてｌ〜ｚｏｐＦ’程度の大容量素子
が必要となるが、従来製法を用いた場合、例えば、１ｏ
ｐＦ’の容量素子を形成するのに約３４．０００μ２の
面積が必要となる。しかしながら、このような大面積素
子は、集積回路のチ。
プサイズを大きくさせ、高集積度という点から考えて好
ましくない。そのため、この点を改良するには、容量素
子を構成する絶縁膜をよシ薄くするか、よシ高誘電率を
有する絶縁膜を使用するかして単位面積当シの容量を大
きくすることが試られている。しかし、絶縁膜を薄くす
るというのは容量の絶対精度を悪くさせたシ（バラツキ
が大きくなる）、容量電極間の耐圧を低下させるという
欠点があシ、又一方、高誘電率を有する絶縁膜というの
も窒化膜（−３中７）以上のものは未だ実用化されてい
ない◎ 〔問題点を解決するための手段〕 上記問題点に対し本発明では、半導体基板にメツシュ状
の凸凹曾形成することで、単位面積当シの容量を大きく
して、面積を大きくせずに大容量としている。
ましくない。そのため、この点を改良するには、容量素
子を構成する絶縁膜をよシ薄くするか、よシ高誘電率を
有する絶縁膜を使用するかして単位面積当シの容量を大
きくすることが試られている。しかし、絶縁膜を薄くす
るというのは容量の絶対精度を悪くさせたシ（バラツキ
が大きくなる）、容量電極間の耐圧を低下させるという
欠点があシ、又一方、高誘電率を有する絶縁膜というの
も窒化膜（−３中７）以上のものは未だ実用化されてい
ない◎ 〔問題点を解決するための手段〕 上記問題点に対し本発明では、半導体基板にメツシュ状
の凸凹曾形成することで、単位面積当シの容量を大きく
して、面積を大きくせずに大容量としている。
つぎに本発明を実施例によシ説明する。
第１図は本発明の一実施例の平面図、第２図（ａ）〜（
ｄ）は本発明の一実施例の大容量素子を製造方法につい
て説明するための、第１図のＡ−Ａ切断線に該当する工
糧項の断面図である。まず、第２図（ａ）に示すように
、半導体基板１に第１の酸化膜２を形成した後に、写真
蝕刻法によシ、第１の酸化膜を太い縦横のメヅシェ線に
沿って部分的に除去し、第１図に示すような、横の方向
がＷ、縦の方向がＨの間隔で縦横に並んだ酸化膜残留部
Ｍを有するメ、シェ状のパターンを形成する。つぎに残
された酸化膜Ｍを耐工雫チングマスクとして、通常のＲ
ＩＥ法によシ、例えば約１μｍの深さに工、チング除去
する。つぎに第２図（ｂ）のように、周辺部の酸化膜２
の一部を残して、その他の酸化膜２を通常の写真蝕刻法
によシ除去する。つぎに、熱拡散法によシ半導体基板１
と同じ導電聾を呈する高濃度不純物拡散層（例えば表面
濃度５Ｘ１０”／ｃＩＩ！ｉ、深さ１μｍ ） ３を形
成する。つぎに第２図（ｃ）のように、従来製法と同様
にして約５００人の第２の酸化膜４と約１０００Ｘの窒
化膜５訃よび電極引出し用窓を形成する。最後に、第２
図（ｄ）のように、Ａｔを厚さ約し５μｍ蒸着し容量素
子の両端電極６，７を形成する。
ｄ）は本発明の一実施例の大容量素子を製造方法につい
て説明するための、第１図のＡ−Ａ切断線に該当する工
糧項の断面図である。まず、第２図（ａ）に示すように
、半導体基板１に第１の酸化膜２を形成した後に、写真
蝕刻法によシ、第１の酸化膜を太い縦横のメヅシェ線に
沿って部分的に除去し、第１図に示すような、横の方向
がＷ、縦の方向がＨの間隔で縦横に並んだ酸化膜残留部
Ｍを有するメ、シェ状のパターンを形成する。つぎに残
された酸化膜Ｍを耐工雫チングマスクとして、通常のＲ
ＩＥ法によシ、例えば約１μｍの深さに工、チング除去
する。つぎに第２図（ｂ）のように、周辺部の酸化膜２
の一部を残して、その他の酸化膜２を通常の写真蝕刻法
によシ除去する。つぎに、熱拡散法によシ半導体基板１
と同じ導電聾を呈する高濃度不純物拡散層（例えば表面
濃度５Ｘ１０”／ｃＩＩ！ｉ、深さ１μｍ ） ３を形
成する。つぎに第２図（ｃ）のように、従来製法と同様
にして約５００人の第２の酸化膜４と約１０００Ｘの窒
化膜５訃よび電極引出し用窓を形成する。最後に、第２
図（ｄ）のように、Ａｔを厚さ約し５μｍ蒸着し容量素
子の両端電極６，７を形成する。
第３図（ａ）〜（ｄ）は本発明の他の実施例の大容量素
子を、製造方法について説明するための工糧順の断面図
である。まず第３図（ａ）のように、半導体基板１を熱
酸化して第１の酸化膜１２（例えば厚さ約Ｌ２μｍ）を
形成した後、写真蝕刻法によシ酸化膜１２の一部をエツ
チング除去し、（例えばＲＩＥ法によりｔｏμｍ除去し
％０．２μｍ残す）メリシ２状の凸凹面とする。つぎに
通常の気相成長法によシ、ポリシリコン層１３（例えば
約０．３μｍ）を形成し、それから、ポリシリコン層１
３の一部分を工、チング除去する。つぎに第３図の（ｂ
）のように、上面よシ高ドーズイオン注入（例えばＰ”
、８０Ｋｅｖ 、ｌＸｌ０１５／ｉ）を行った後、ア
ニール（例えば１０００℃２０分）を行ない、ポリシリ
コン層１３の結晶性を回復させる。つぎに低温熱酸化（
例えば９００℃、３０分、酸化性雰囲気）を行い、第３
図（Ｃ）のように、約５００Ｘ程度の第２の酸化膜１４
を形成した後、気層成長法によシ約１０００Ｘの窒化膜
１５を形成する。つぎに第３図（ｄ）のように、写真蝕
刻法によシ窒化膜１５および酸化膜１４の一部を工、チ
ング除去し、電極取出し用窓をあけ、最後にＡ／、を約
し５μｍ厚に蒸着し、電極６，７を形成する。
子を、製造方法について説明するための工糧順の断面図
である。まず第３図（ａ）のように、半導体基板１を熱
酸化して第１の酸化膜１２（例えば厚さ約Ｌ２μｍ）を
形成した後、写真蝕刻法によシ酸化膜１２の一部をエツ
チング除去し、（例えばＲＩＥ法によりｔｏμｍ除去し
％０．２μｍ残す）メリシ２状の凸凹面とする。つぎに
通常の気相成長法によシ、ポリシリコン層１３（例えば
約０．３μｍ）を形成し、それから、ポリシリコン層１
３の一部分を工、チング除去する。つぎに第３図の（ｂ
）のように、上面よシ高ドーズイオン注入（例えばＰ”
、８０Ｋｅｖ 、ｌＸｌ０１５／ｉ）を行った後、ア
ニール（例えば１０００℃２０分）を行ない、ポリシリ
コン層１３の結晶性を回復させる。つぎに低温熱酸化（
例えば９００℃、３０分、酸化性雰囲気）を行い、第３
図（Ｃ）のように、約５００Ｘ程度の第２の酸化膜１４
を形成した後、気層成長法によシ約１０００Ｘの窒化膜
１５を形成する。つぎに第３図（ｄ）のように、写真蝕
刻法によシ窒化膜１５および酸化膜１４の一部を工、チ
ング除去し、電極取出し用窓をあけ、最後にＡ／、を約
し５μｍ厚に蒸着し、電極６，７を形成する。
以上の実施例かられかるように、本発明を適用した容量
素子においては、例えば第１図に示す第１酸化膜のメツ
シュ状パターンマスクのＷ、Ｈ。
素子においては、例えば第１図に示す第１酸化膜のメツ
シュ状パターンマスクのＷ、Ｈ。
Ｋをそれぞれ２μｍ、ｌ、５μｍ、２μｍ、溝深さｄを
１μｍとした場合、容量素子の単位面積当シの容量は、
従来の平坦な構造に比較して約Ｌ４倍となる。これは半
導体基板の凸凹によシ、実質の容量面積が増加したこと
によるものである。よシ大きな効果を得るためには％第
１酸化膜のメッシェパターンビ、チＷ、Ｈ，Ｋを小さく
する（特にＨ〉Ｗ）か、あるいは溝深さｄを深くする等
を行なえばよい。又、本発明によれば、第２図に示す半
導体基板ｌの凸凹の断面角度はＲＩＥによシ半導体基板
１を工、チングするときの圧力条件等によシ精度良くコ
ントロールすることが可能であり、本実施例では約６０
〜７０＠となるように形成されているため％Ａｔ電極の
段切れ等の懸念は全く問題ないといえる。
１μｍとした場合、容量素子の単位面積当シの容量は、
従来の平坦な構造に比較して約Ｌ４倍となる。これは半
導体基板の凸凹によシ、実質の容量面積が増加したこと
によるものである。よシ大きな効果を得るためには％第
１酸化膜のメッシェパターンビ、チＷ、Ｈ，Ｋを小さく
する（特にＨ〉Ｗ）か、あるいは溝深さｄを深くする等
を行なえばよい。又、本発明によれば、第２図に示す半
導体基板ｌの凸凹の断面角度はＲＩＥによシ半導体基板
１を工、チングするときの圧力条件等によシ精度良くコ
ントロールすることが可能であり、本実施例では約６０
〜７０＠となるように形成されているため％Ａｔ電極の
段切れ等の懸念は全く問題ないといえる。
第１図は本発明の一実施例の平面図、第２図（ａ）ない
しくｄ）は本発明の一実施例の大容量素子を製造方法に
ついて説明するための、第１図のＡ−Ａ切断線に該当す
る工程順の断面図、第３図は本発明の他の実施例の大容
量素子の製造工程について説明するための工程順の断面
図、第４図は従来の大容量素子の平面図、第５図（ａ）
ないしくｃ）は従来の大容量素子の製造工程についての
断面図である。 １・・・・・・半導体基板、２，１２・・・・・・第１
酸化膜、３．２３・・・・・・不純物拡散層、４，２４
・・・・・・第２酸化膜、５・・・・・・窒化膜、６，
７・・・・・・電極。 ｌミ・ ２Ｉ 躬 ｔ 図 拾 Ｚ図
しくｄ）は本発明の一実施例の大容量素子を製造方法に
ついて説明するための、第１図のＡ−Ａ切断線に該当す
る工程順の断面図、第３図は本発明の他の実施例の大容
量素子の製造工程について説明するための工程順の断面
図、第４図は従来の大容量素子の平面図、第５図（ａ）
ないしくｃ）は従来の大容量素子の製造工程についての
断面図である。 １・・・・・・半導体基板、２，１２・・・・・・第１
酸化膜、３．２３・・・・・・不純物拡散層、４，２４
・・・・・・第２酸化膜、５・・・・・・窒化膜、６，
７・・・・・・電極。 ｌミ・ ２Ｉ 躬 ｔ 図 拾 Ｚ図
Claims (1)
- 半導体基板上に形成された第１の電極として働らく一導
電型を呈する不純物を多量に含んだ拡散層と、この拡散
層上に形成された少なくとも１種類以上の誘電材料と、
第２の電極として働く少なくとも１種類以上の導電材料
とから構成された容量素子において、前記半導体基板表
面がメッシユ状の凸凹面であることを特徴とする容量素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13465287A JPS63299157A (ja) | 1987-05-28 | 1987-05-28 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13465287A JPS63299157A (ja) | 1987-05-28 | 1987-05-28 | 容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299157A true JPS63299157A (ja) | 1988-12-06 |
Family
ID=15133379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13465287A Pending JPS63299157A (ja) | 1987-05-28 | 1987-05-28 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240588B1 (ko) * | 1996-12-24 | 2000-01-15 | 김영환 | 반도체 장치의 캐패시터 제조방법 |
| US9607943B2 (en) | 2015-06-11 | 2017-03-28 | International Business Machines Corporation | Capacitors |
-
1987
- 1987-05-28 JP JP13465287A patent/JPS63299157A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240588B1 (ko) * | 1996-12-24 | 2000-01-15 | 김영환 | 반도체 장치의 캐패시터 제조방법 |
| US9607943B2 (en) | 2015-06-11 | 2017-03-28 | International Business Machines Corporation | Capacitors |
| US10170540B2 (en) | 2015-06-11 | 2019-01-01 | International Business Machines Corporation | Capacitors |
| US10283586B2 (en) | 2015-06-11 | 2019-05-07 | International Business Machines Corporation | Capacitors |
| US10833149B2 (en) | 2015-06-11 | 2020-11-10 | International Business Machines Corporation | Capacitors |
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