JPS63299157A - 容量素子 - Google Patents
容量素子Info
- Publication number
- JPS63299157A JPS63299157A JP13465287A JP13465287A JPS63299157A JP S63299157 A JPS63299157 A JP S63299157A JP 13465287 A JP13465287 A JP 13465287A JP 13465287 A JP13465287 A JP 13465287A JP S63299157 A JPS63299157 A JP S63299157A
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- Japan
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- oxide film
- approx
- film
- semiconductor substrate
- thick
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- Pending
Links
- 239000003990 capacitor Substances 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 6
- 230000001747 exhibiting effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 11
- 150000004767 nitrides Chemical class 0.000 abstract description 8
- 238000005530 etching Methods 0.000 abstract description 3
- 238000001259 photo etching Methods 0.000 abstract 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路を形成する数種類の回路素子のうち
の、特に大容量壽子に関するものである。
の、特に大容量壽子に関するものである。
集積回路において、大容量素子を得るための一般的な製
造方法を、第4図の平面図および第5図(a)〜(C)
の断面図によシ説明する。まず第5回し)のように半導
体基板1を熱酸化して第1の酸化膜22を形成した後、
通常の写真蝕刻法によシ第1の酸化膜22の一部を工、
チング除去し半導体基板1の一部を露出させる。それか
ら通常の熱拡散法によシ半導体基板1と同じ導電型を呈
する不純物拡散層23(例えば表面濃度5X1020/
i、深さ1μm)を形成する。つぎに第5図(b)のよ
うに、低温熱酸化を行ない(例えば900℃30分酸化
性雰囲気)約s o o Xs度の第2の酸化膜4を形
成する。
造方法を、第4図の平面図および第5図(a)〜(C)
の断面図によシ説明する。まず第5回し)のように半導
体基板1を熱酸化して第1の酸化膜22を形成した後、
通常の写真蝕刻法によシ第1の酸化膜22の一部を工、
チング除去し半導体基板1の一部を露出させる。それか
ら通常の熱拡散法によシ半導体基板1と同じ導電型を呈
する不純物拡散層23(例えば表面濃度5X1020/
i、深さ1μm)を形成する。つぎに第5図(b)のよ
うに、低温熱酸化を行ない(例えば900℃30分酸化
性雰囲気)約s o o Xs度の第2の酸化膜4を形
成する。
次に通常の気相成長法によシ約1000X程度の窒化膜
5を形成した後、通常の写真蝕刻法によ)、窒化膜5、
酸化膜4の一部を工、チング除去し、特性引出し用窓を
開孔する。つぎに第5図(c)のように、Atを蒸着し
く厚さL5μm)、容量素子両端電極6,7を形成する
。
5を形成した後、通常の写真蝕刻法によ)、窒化膜5、
酸化膜4の一部を工、チング除去し、特性引出し用窓を
開孔する。つぎに第5図(c)のように、Atを蒸着し
く厚さL5μm)、容量素子両端電極6,7を形成する
。
通常のアナログ系の集積回路においては、DCカットあ
るいは帰還容量としてl〜zopF’程度の大容量素子
が必要となるが、従来製法を用いた場合、例えば、1o
pF’の容量素子を形成するのに約34.000μ2の
面積が必要となる。しかしながら、このような大面積素
子は、集積回路のチ。
るいは帰還容量としてl〜zopF’程度の大容量素子
が必要となるが、従来製法を用いた場合、例えば、1o
pF’の容量素子を形成するのに約34.000μ2の
面積が必要となる。しかしながら、このような大面積素
子は、集積回路のチ。
プサイズを大きくさせ、高集積度という点から考えて好
ましくない。そのため、この点を改良するには、容量素
子を構成する絶縁膜をよシ薄くするか、よシ高誘電率を
有する絶縁膜を使用するかして単位面積当シの容量を大
きくすることが試られている。しかし、絶縁膜を薄くす
るというのは容量の絶対精度を悪くさせたシ(バラツキ
が大きくなる)、容量電極間の耐圧を低下させるという
欠点があシ、又一方、高誘電率を有する絶縁膜というの
も窒化膜(−3中7)以上のものは未だ実用化されてい
ない◎ 〔問題点を解決するための手段〕 上記問題点に対し本発明では、半導体基板にメツシュ状
の凸凹曾形成することで、単位面積当シの容量を大きく
して、面積を大きくせずに大容量としている。
ましくない。そのため、この点を改良するには、容量素
子を構成する絶縁膜をよシ薄くするか、よシ高誘電率を
有する絶縁膜を使用するかして単位面積当シの容量を大
きくすることが試られている。しかし、絶縁膜を薄くす
るというのは容量の絶対精度を悪くさせたシ(バラツキ
が大きくなる)、容量電極間の耐圧を低下させるという
欠点があシ、又一方、高誘電率を有する絶縁膜というの
も窒化膜(−3中7)以上のものは未だ実用化されてい
ない◎ 〔問題点を解決するための手段〕 上記問題点に対し本発明では、半導体基板にメツシュ状
の凸凹曾形成することで、単位面積当シの容量を大きく
して、面積を大きくせずに大容量としている。
つぎに本発明を実施例によシ説明する。
第1図は本発明の一実施例の平面図、第2図(a)〜(
d)は本発明の一実施例の大容量素子を製造方法につい
て説明するための、第1図のA−A切断線に該当する工
糧項の断面図である。まず、第2図(a)に示すように
、半導体基板1に第1の酸化膜2を形成した後に、写真
蝕刻法によシ、第1の酸化膜を太い縦横のメヅシェ線に
沿って部分的に除去し、第1図に示すような、横の方向
がW、縦の方向がHの間隔で縦横に並んだ酸化膜残留部
Mを有するメ、シェ状のパターンを形成する。つぎに残
された酸化膜Mを耐工雫チングマスクとして、通常のR
IE法によシ、例えば約1μmの深さに工、チング除去
する。つぎに第2図(b)のように、周辺部の酸化膜2
の一部を残して、その他の酸化膜2を通常の写真蝕刻法
によシ除去する。つぎに、熱拡散法によシ半導体基板1
と同じ導電聾を呈する高濃度不純物拡散層(例えば表面
濃度5X10”/cII!i、深さ1μm ) 3を形
成する。つぎに第2図(c)のように、従来製法と同様
にして約500人の第2の酸化膜4と約1000Xの窒
化膜5訃よび電極引出し用窓を形成する。最後に、第2
図(d)のように、Atを厚さ約し5μm蒸着し容量素
子の両端電極6,7を形成する。
d)は本発明の一実施例の大容量素子を製造方法につい
て説明するための、第1図のA−A切断線に該当する工
糧項の断面図である。まず、第2図(a)に示すように
、半導体基板1に第1の酸化膜2を形成した後に、写真
蝕刻法によシ、第1の酸化膜を太い縦横のメヅシェ線に
沿って部分的に除去し、第1図に示すような、横の方向
がW、縦の方向がHの間隔で縦横に並んだ酸化膜残留部
Mを有するメ、シェ状のパターンを形成する。つぎに残
された酸化膜Mを耐工雫チングマスクとして、通常のR
IE法によシ、例えば約1μmの深さに工、チング除去
する。つぎに第2図(b)のように、周辺部の酸化膜2
の一部を残して、その他の酸化膜2を通常の写真蝕刻法
によシ除去する。つぎに、熱拡散法によシ半導体基板1
と同じ導電聾を呈する高濃度不純物拡散層(例えば表面
濃度5X10”/cII!i、深さ1μm ) 3を形
成する。つぎに第2図(c)のように、従来製法と同様
にして約500人の第2の酸化膜4と約1000Xの窒
化膜5訃よび電極引出し用窓を形成する。最後に、第2
図(d)のように、Atを厚さ約し5μm蒸着し容量素
子の両端電極6,7を形成する。
第3図(a)〜(d)は本発明の他の実施例の大容量素
子を、製造方法について説明するための工糧順の断面図
である。まず第3図(a)のように、半導体基板1を熱
酸化して第1の酸化膜12(例えば厚さ約L2μm)を
形成した後、写真蝕刻法によシ酸化膜12の一部をエツ
チング除去し、(例えばRIE法によりtoμm除去し
%0.2μm残す)メリシ2状の凸凹面とする。つぎに
通常の気相成長法によシ、ポリシリコン層13(例えば
約0.3μm)を形成し、それから、ポリシリコン層1
3の一部分を工、チング除去する。つぎに第3図の(b
)のように、上面よシ高ドーズイオン注入(例えばP”
、80Kev 、lXl015/i)を行った後、ア
ニール(例えば1000℃20分)を行ない、ポリシリ
コン層13の結晶性を回復させる。つぎに低温熱酸化(
例えば900℃、30分、酸化性雰囲気)を行い、第3
図(C)のように、約500X程度の第2の酸化膜14
を形成した後、気層成長法によシ約1000Xの窒化膜
15を形成する。つぎに第3図(d)のように、写真蝕
刻法によシ窒化膜15および酸化膜14の一部を工、チ
ング除去し、電極取出し用窓をあけ、最後にA/、を約
し5μm厚に蒸着し、電極6,7を形成する。
子を、製造方法について説明するための工糧順の断面図
である。まず第3図(a)のように、半導体基板1を熱
酸化して第1の酸化膜12(例えば厚さ約L2μm)を
形成した後、写真蝕刻法によシ酸化膜12の一部をエツ
チング除去し、(例えばRIE法によりtoμm除去し
%0.2μm残す)メリシ2状の凸凹面とする。つぎに
通常の気相成長法によシ、ポリシリコン層13(例えば
約0.3μm)を形成し、それから、ポリシリコン層1
3の一部分を工、チング除去する。つぎに第3図の(b
)のように、上面よシ高ドーズイオン注入(例えばP”
、80Kev 、lXl015/i)を行った後、ア
ニール(例えば1000℃20分)を行ない、ポリシリ
コン層13の結晶性を回復させる。つぎに低温熱酸化(
例えば900℃、30分、酸化性雰囲気)を行い、第3
図(C)のように、約500X程度の第2の酸化膜14
を形成した後、気層成長法によシ約1000Xの窒化膜
15を形成する。つぎに第3図(d)のように、写真蝕
刻法によシ窒化膜15および酸化膜14の一部を工、チ
ング除去し、電極取出し用窓をあけ、最後にA/、を約
し5μm厚に蒸着し、電極6,7を形成する。
以上の実施例かられかるように、本発明を適用した容量
素子においては、例えば第1図に示す第1酸化膜のメツ
シュ状パターンマスクのW、H。
素子においては、例えば第1図に示す第1酸化膜のメツ
シュ状パターンマスクのW、H。
Kをそれぞれ2μm、l、5μm、2μm、溝深さdを
1μmとした場合、容量素子の単位面積当シの容量は、
従来の平坦な構造に比較して約L4倍となる。これは半
導体基板の凸凹によシ、実質の容量面積が増加したこと
によるものである。よシ大きな効果を得るためには%第
1酸化膜のメッシェパターンビ、チW、H,Kを小さく
する(特にH〉W)か、あるいは溝深さdを深くする等
を行なえばよい。又、本発明によれば、第2図に示す半
導体基板lの凸凹の断面角度はRIEによシ半導体基板
1を工、チングするときの圧力条件等によシ精度良くコ
ントロールすることが可能であり、本実施例では約60
〜70@となるように形成されているため%At電極の
段切れ等の懸念は全く問題ないといえる。
1μmとした場合、容量素子の単位面積当シの容量は、
従来の平坦な構造に比較して約L4倍となる。これは半
導体基板の凸凹によシ、実質の容量面積が増加したこと
によるものである。よシ大きな効果を得るためには%第
1酸化膜のメッシェパターンビ、チW、H,Kを小さく
する(特にH〉W)か、あるいは溝深さdを深くする等
を行なえばよい。又、本発明によれば、第2図に示す半
導体基板lの凸凹の断面角度はRIEによシ半導体基板
1を工、チングするときの圧力条件等によシ精度良くコ
ントロールすることが可能であり、本実施例では約60
〜70@となるように形成されているため%At電極の
段切れ等の懸念は全く問題ないといえる。
第1図は本発明の一実施例の平面図、第2図(a)ない
しくd)は本発明の一実施例の大容量素子を製造方法に
ついて説明するための、第1図のA−A切断線に該当す
る工程順の断面図、第3図は本発明の他の実施例の大容
量素子の製造工程について説明するための工程順の断面
図、第4図は従来の大容量素子の平面図、第5図(a)
ないしくc)は従来の大容量素子の製造工程についての
断面図である。 1・・・・・・半導体基板、2,12・・・・・・第1
酸化膜、3.23・・・・・・不純物拡散層、4,24
・・・・・・第2酸化膜、5・・・・・・窒化膜、6,
7・・・・・・電極。 lミ・ 2I 躬 t 図 拾 Z図
しくd)は本発明の一実施例の大容量素子を製造方法に
ついて説明するための、第1図のA−A切断線に該当す
る工程順の断面図、第3図は本発明の他の実施例の大容
量素子の製造工程について説明するための工程順の断面
図、第4図は従来の大容量素子の平面図、第5図(a)
ないしくc)は従来の大容量素子の製造工程についての
断面図である。 1・・・・・・半導体基板、2,12・・・・・・第1
酸化膜、3.23・・・・・・不純物拡散層、4,24
・・・・・・第2酸化膜、5・・・・・・窒化膜、6,
7・・・・・・電極。 lミ・ 2I 躬 t 図 拾 Z図
Claims (1)
- 半導体基板上に形成された第1の電極として働らく一導
電型を呈する不純物を多量に含んだ拡散層と、この拡散
層上に形成された少なくとも1種類以上の誘電材料と、
第2の電極として働く少なくとも1種類以上の導電材料
とから構成された容量素子において、前記半導体基板表
面がメッシユ状の凸凹面であることを特徴とする容量素
子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13465287A JPS63299157A (ja) | 1987-05-28 | 1987-05-28 | 容量素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13465287A JPS63299157A (ja) | 1987-05-28 | 1987-05-28 | 容量素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63299157A true JPS63299157A (ja) | 1988-12-06 |
Family
ID=15133379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13465287A Pending JPS63299157A (ja) | 1987-05-28 | 1987-05-28 | 容量素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63299157A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100240588B1 (ko) * | 1996-12-24 | 2000-01-15 | 김영환 | 반도체 장치의 캐패시터 제조방법 |
US9607943B2 (en) | 2015-06-11 | 2017-03-28 | International Business Machines Corporation | Capacitors |
-
1987
- 1987-05-28 JP JP13465287A patent/JPS63299157A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100240588B1 (ko) * | 1996-12-24 | 2000-01-15 | 김영환 | 반도체 장치의 캐패시터 제조방법 |
US9607943B2 (en) | 2015-06-11 | 2017-03-28 | International Business Machines Corporation | Capacitors |
US10170540B2 (en) | 2015-06-11 | 2019-01-01 | International Business Machines Corporation | Capacitors |
US10283586B2 (en) | 2015-06-11 | 2019-05-07 | International Business Machines Corporation | Capacitors |
US10833149B2 (en) | 2015-06-11 | 2020-11-10 | International Business Machines Corporation | Capacitors |
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