KR100233561B1 - 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법 - Google Patents
반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법 Download PDFInfo
- Publication number
- KR100233561B1 KR100233561B1 KR1019960075445A KR19960075445A KR100233561B1 KR 100233561 B1 KR100233561 B1 KR 100233561B1 KR 1019960075445 A KR1019960075445 A KR 1019960075445A KR 19960075445 A KR19960075445 A KR 19960075445A KR 100233561 B1 KR100233561 B1 KR 100233561B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon
- polysilicon film
- film
- layer
- insulating
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 88
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 88
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000001312 dry etching Methods 0.000 claims abstract description 7
- 238000001039 wet etching Methods 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000004458 analytical method Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 9
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 용이하게 분석할 수 있는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법을 제공하는 것으로, 다층 폴리실리콘막들이 기판과의 콘택을 통하여 형성된 상태에서 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 최상부의 폴리실리콘막부터 하부의 폴리실리콘막까지 각각의 콘택 부위만을 노출시킨다.
Description
본 발명은 반도체 소자의 정렬 분석방법에 관한 것으로, 특히 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조 폴리실리콘막간의 배열 상태를 분석할 수 있는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법에 관한 것이다.
통상적으로 종래의 고집적 반도체 소자에서 다층 구조 폴리실리콘막의 오정렬(misalignment) 여부를 분석하고자 할 경우, 소자의 단면상에서 2차원적으로 관찰하거나, 층마다 디프로세싱(deprocessing) 처리를 하여 식각 처리시에 실리콘 기판에 정의된 콘택 자국의 크기를 기준으로 다른 층과의 단락 유무를 관찰하였다.
그러나, 상기한 종래의 오정렬 분석 방법에서는 다음과 같은 문제가 있었다.
즉, 3차원적으로 배열되어 있는 층들을 2차원적인 관점에서 관찰하기 때문에 결과의 신뢰성이 저하된다. 또한, 식각 처리 과정에서 폴리실리콘막과 콘택이 모두 제거되므로 콘택을 중심으로 정렬되어 있는 상부층과 하부층의 스페이스 관찰이 어렵기 때문에, 식각 처리에 의해 콘택을 포함한 폴리실리콘막들은 제거된 상태에서 실리콘 기판에 정의되어 있는 콘택 자국으로 층간의 마진을 평가하므로 결과의 신뢰성이 저하된다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 폴리실리콘막들의 콘택 부위를 각각 노출시켜 폴리실리콘막들의 배열 상태를 용이하게 분석할 수 있는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법을 제공함에 그 목적이 있다.
제1도는 본 발명의 실시예가 적용된 디램(DRAM) 소자를 나타낸 단면도.
제2(a)도 내지 제2(d)도는 본 발명의 실시예에 따른 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법을 설명하기 위한 순차적인 단면도.
제3(a)도 내지 제3(b)도는 상기한 다층 폴리실리콘막 정렬 분석 패턴을 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리막
3 : 게이트 산화막 4 : 게이트
5 : 제1절연막 6 : 제2폴리실리콘막
7 : 텅스텐 실리사이드 8 : 제2절연막
9 : 제3폴리실리콘막 10 : 유전체막
11 : 제4폴리실리콘막 100 : 상부층들
200 : 캐패시터 300 : 비트라인
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법은 소자 분리막에 의해 활성 영역과 비활성 영역이 분리된 반도체 기판 상의 소정 부분에 형성된 제1폴리실리콘막과, 상기 기판 상에 형성되고 상기 제1폴리실리콘막 일 측 및 다른 측에 제1 및 제2콘택홀을 구비한 제1절연막과, 상기 제1콘택홀을 통하여 상기 기판과 콘택하고 상기 제1절연막 상에 형성된 제2폴리실리콘막과, 상기 제1절연막 상에 형성되고 상기 제2콘택홀을 구비하는 제2절연막과, 상기 제2콘택홀을 통하여 상기 기판과 콘택하고 상기 제2절연막 상에 형성된 제3폴리실리콘막을 구비한 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법에 있어서, 상기 제3폴리실리콘막을 상기 제2절연막 및 제1절연막에 구비된 제2콘택홀을 통한 제3폴리실리콘막의 콘택 부위만 남도록 제거하는 단계; 상기 제2절연막을 제거하여 상기 제2폴리실리콘막을 노출시키는 단계; 상기 노출된 제2폴리실리콘막 및 상기 제3폴리실리콘막을 상기 제1콘택홀을 통한 상기 제2폴리실리콘막 및 제3폴리실리콘막의 콘택 부위만 남도록 제거하는 단계; 및, 상기 제1절연막을 제거하여 상기 제1 내지 제3폴리실리콘막 및 상기 기판과 소자 분리막을 노출시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제3폴리실리콘막은 3차원 폴리 윤곽 역묘사(3-Dimensional Poly Skeleton Reverse Delineation) 기술로 제거하고, 상기 노출된 제2폴리실리콘막 및 상기 제3폴리실리콘막은 상기 제2폴리실리콘막 두께를 식각 타겟으로 하는 건식 식각, 바람직하게는 CF4+O2개스를 이용한 반응성 식각으로 실시하는 것을 특징으로 한다.
그리고, 상기 제2 및 제2절연막은 묽은 HF 용액, 바람직하게는 20:1의 비율로 혼합된 HF 용액을 이용한 습식 식각으로 제거한다.
상기 구성으로 된 본 발명에 의하면, 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 제3폴리실리콘막과 제2폴리실리콘막의 각 콘택 및 소자 분리막 패턴 및 제1폴리실리콘막을 노출시킴으로써, 노출된 폴리실리콘막들을 주사 전자 현미경으로 로딩하여 관찰함에 따라 배열 상태를 용이하게 분석할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 본 발명의 실시예에 적용된 스택형 캐패시터를 갖춘 16M 디램(DRAM) 소자의 단면도로서, 상부에는 보호막(passivation) 및 이중 금속 배선층과 같은 상부층들(100)이 형성되어 있다.
이하, 상기 제1도에 나타낸 디램 소자를 이용한 다층 폴리실리콘막의 정렬 분석 패턴 형성방법을 제2(a)도 내지 제2(d)도를 참조하여 설명한다.
먼저, 상기 제1도에 나타낸 디램 소자 상부에 형성되었던 패시배이션막 및 이중 금속 배선층과 같은 상부층들(100)을 층별로 순차적인 디프로세싱 식각으로 제거하여 제2(a)도의 구조를 이루도록 한다. 즉, 제2(a)도에 도시된 바와 같이, 상부층들을 제거한 후의 디램 소자는, 소자 분리막(2)에 의해 활성 영역과 비활성 영역이 분리된 반도체 기판(1) 상에 게이트 산화막(3) 및 제1폴리실리콘막으로 이루어진 게이트(4)와, 기판(1) 상에 형성되고 게이트(4) 일 측에 비트라인 형성을 위한 제1콘택홀과 다른 측에 캐패시터 형성을 위한 제2콘택홀을 구비한 제1절연막(5)과, 상기 제1콘택홀을 통하여 기판(1)과 콘택하여 제1절연막(5) 상에 형성되고, 제2폴리실리콘막(6)과 텅스텐 실리사이드층(7)이 적층된 비트라인(300)과, 상기 제2콘택홀을 구비하고 제1절연막(5) 상에 형성된 제2절연막(8)과, 상기 제1콘택홀을 통하여 기판(1)과 콘택하여 제2절연막(8) 상에 형성되고, 소정의 형태로 패터닝된 스토리지 노드용 제3폴리실리콘막(9)과 그 상부에 형성된 유전체막(10) 및 플레이트 전극용 제4폴리실리콘막(11)으로 구성된 캐패시터(200)로 이루어져 있다.
이어서, 제2(b)도에 도시된 바와 같이, 콘택 부위를 제외한 다른 폴리실리콘막을 제거하는 3차원 폴리 윤곽 역묘사(3-Dimensional Poly Skeleton Reverse Delineation) 기술을 적용하여 하부층을 덮고 있는 캐패시터(200)를 콘택 부위만 남겨놓고 제거한다.
제2(c)도에 도시된 바와 같이, 묽은 HF 용액, 바람직하게는 20:1 HF 용액으로 제2절연막(8)을 제거한다. 여기서, 제2절연막(8)이 BPSG막인 경우 BPSG막 대 제2폴리실리콘막(6)의 식각 선택도는 1,000:1 정도로 하고, 종말점(end point)은 비트라인(300)이 노출될 정도로 적정선을 설정하여 하부층이 손상되지 않도록 한다.
즉, 제2절연막(8) 제거후 비트라인(300)의 제2폴리실리콘막(6) 및 콘택 부위에만 남은 캐패시터(200)를 평면도로 나타내면 제3(a)도에 나타낸 바와 같다.
그리고 나서, 제2(d)도에 도시된 바와 같이, 비트라인(300)이 노출된 상태에서 CF4+O2개스를 적용한 반응성 이온 식각(Reactive Ion Etching; RIE)방식으로 비트라인(300)의 제2폴리실리콘막(6)의 두께를 타겟으로 식각 처리를 한다. 즉, 비트라인 폴리실리콘막(6)의 두께를 식각 타겟으로 하면, 이방성식각 특성에 의해 두께보다 깊이가 긴 부위인 콘택 부위에만 캐패시터(200) 및 비트라인(300)의 폴리실리콘막들(6,9)이 잔존함에 따라, 각각의 콘택이 노출된다.
제2(d)도에 도시된 바와 같이, 상기 제2절연막(8)을 제거한 기술과 동일한 방식으로 제1절연막(5)을 제거하여 캐패시터(200)의 제3폴리실리콘막(9)과 비트라인(300)의 제2폴리실리콘막(6)의 콘택 부위 및 게이트(4) 물질인 워드 라인용 제1폴리실리콘막과 기판(1)의 액티브 영역을 노출시킴과 더불어 소자 분리막(2) 패턴을 노출시킨다.
즉, 제1절연막(5) 제거후 각각의 콘택 부위의 제3폴리실리콘막(P3,9) 및 제2폴리실리콘막(P2,6)과 콘택없이 형성된 제1폴리실리콘막(P1,4)을 평면도로 나타내면 제3(b)도에 나타낸 바와 같으며, 이때 제3(b)는 상기 제3(a)도가 90° 회전된 상태이다.
상기한 정렬 분석을 위한 패턴을 형성한 후, 주사 전자 현미경(Scanning Election Microscope)에 로딩하여 관찰하면, 폴리실리콘막간의 정렬 상태를 쉽게 분석할 수 있다.
상기 실시예에 의하면, 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 캐패시터의 폴리실리콘막과 비트라인의 폴리실리콘막의 각 콘택 및 소자 분리막 패턴 및 게이트용 폴리실리콘막이 노출시키고, 노출된 폴리실리콘막들을 주사 전자 현미경으로 로딩하여 관찰함에 따라 배열 상태의 분석이 용이해진다.
그리고, 본 발명은 시편 제작 과정을 위한 여러 단계의 디프로세싱 과정들을 줄일 수 있으며 임계치수(CD; Critical Dimention) 스페이스 측정에 있어서 정확성을 기할 수 있고, 분석 영역을 3차원적으로 확장하여 다층 구조의 폴리실리콘막의 배열도 관찰이 가능하기 때문에 신속하고 정확한 오정렬 모니터링 분석을 지원할 수 있다. 게다가, 에스램(SRAM)을 비롯한 다양한 메모리 및 주문형 반도체(ASIC)에서의 폴리실리콘막에서 발생된 오정렬을 용이하게 측정 또는 관찰할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (11)
- 소자 분리막에 의해 활성 영역과 비활성 영역이 분리된 반도체 기판 상의 소정 부분에 형성된 제1폴리실리콘막과, 상기 기판 상에 형성되고 상기 제1폴리실리콘막 일 측 및 다른 측에 제1 및 제2콘택홀을 구비한 제1절연막과, 상기 제1콘택홀을 통하여 상기 기판과 콘택하고 상기 제1절연막 상에 형성된 제2폴리실리콘막과, 상기 제1절연막 상에 형성되고 상기 제2콘택홀을 구비하는 제2절연막과, 상기 제2콘택홀을 통하여 상기 기판과 콘택하고 상기 제2절연막 상에 형성된 제3폴리실리콘막을 구비한 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법에 있어서, 상기 제3폴리실리콘막을 상기 제2절연막 및 제1절연막에 구비된 제2콘택홀을 통한 제3폴리실리콘막의 콘택 부위만 남도록 제거하는 단계; 상기 제2절연막을 제거하여 상기 제2폴리실리콘막을 노출시키는 단계; 상기 노출된 제2폴리실리콘막 및 상기 제3폴리실리콘막을 상기 제1콘택홀을 통한 상기 제2폴리실리콘막 및 제3폴리실리콘막의 콘택 부위만 남도록 제거하는 단계; 및, 상기 제1절연막을 제거하여 상기 제1 내지 제3폴리실리콘막 및 상기 기판과 소자 분리막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제1항에 있어서, 상기 제3폴리실리콘막은 캐패시터용 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제2항에 있어서, 상기 제3폴리실리콘막은 3차원 폴리 윤곽 역묘사(3-Dimensional Poly Skeleton Reverse Delineation) 기술로 제거하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제1항에 있어서, 상기 제2 및 제1절연막은 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제4항에 있어서, 상기 습식 식각은 묽은 HF 용액을 사용하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제5항에 있어서, 상기 HF 용액은 20:1의 비율로 혼합된 용액인 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제1항에 있어서, 상기 제2폴리실리콘막은 비트라인용 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제1항에 있어서, 상기 노출된 제2폴리실리콘막 및 상기 제3폴리실리콘막은 상기 제2폴리실리콘막 두께를 식각 타겟으로 하는 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제8항에 있어서, 상기 건식 식각은 반응성 이온 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제9항에 있어서, 상기 반응성 이온 식각은 CF4+O2개스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
- 제10항에 있어서, 상기 제1폴리실리콘막은 워드라인용 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960075445A KR100233561B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법 |
JP9356105A JPH10326815A (ja) | 1996-12-28 | 1997-12-09 | 半導体デバイスの多層ポリシリコン膜の誤整列分析方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960075445A KR100233561B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980056181A KR19980056181A (ko) | 1998-09-25 |
KR100233561B1 true KR100233561B1 (ko) | 1999-12-01 |
Family
ID=19491881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960075445A KR100233561B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH10326815A (ko) |
KR (1) | KR100233561B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100697651B1 (ko) | 2005-11-30 | 2007-03-20 | 삼성전자주식회사 | 배열 불량 교정 방법 |
-
1996
- 1996-12-28 KR KR1019960075445A patent/KR100233561B1/ko not_active IP Right Cessation
-
1997
- 1997-12-09 JP JP9356105A patent/JPH10326815A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
KR19980056181A (ko) | 1998-09-25 |
JPH10326815A (ja) | 1998-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6437411B1 (en) | Semiconductor device having chamfered silicide layer and method for manufacturing the same | |
KR100197114B1 (ko) | 메모리 소자 집적 다이의 층결함의 3차원 검사 방법 | |
JPH11283962A (ja) | ウェ―ハスタック内のアンダ―エッチドバイアもしくはスペ―ス、またはアンダ―ポリッシュド部分の検出方法 | |
KR100216674B1 (ko) | 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법 | |
US7329550B2 (en) | Method for analyzing the structure of deep trench capacitors and a preparation method thereof | |
KR100294833B1 (ko) | 반도체장치의제조방법 | |
KR100233561B1 (ko) | 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법 | |
KR100474579B1 (ko) | 표면 분석 장치에 사용되는 표준 기판 제작 방법 | |
CN205723527U (zh) | 可靠性测试结构 | |
JP2962281B2 (ja) | 半導体装置の検査パターンおよび半導体装置の検査方法 | |
KR100787745B1 (ko) | 반도체 제조용 pcm 테스트 패턴 | |
KR20010066391A (ko) | 반도체장치의 콘택전극 정렬을 분석하기 위한 시편 제조방법 | |
KR100591149B1 (ko) | 반도체 소자의 게이트 산화막 결함 검사 방법 | |
CN113394127B (zh) | 3d存储器桥接结构的关键尺寸的监测方法 | |
JPH10200071A (ja) | 半導体装置及び欠陥検出方法 | |
KR101175276B1 (ko) | 반도체소자의 콘택홀 형성 방법 | |
KR100390827B1 (ko) | 반도체소자에서의 콘택 플러그간의 단락 여부 확인을 위한 테스트 패턴 및 그 제조방법 | |
KR100549570B1 (ko) | 반도체 소자의 테스트 패턴 구조 | |
KR960011259B1 (ko) | 반도체 소자의 분석 방법 | |
CN117637713A (zh) | 半导体结构及其制备方法 | |
KR100641990B1 (ko) | 명시야 관찰 장치를 이용한 홀 낫-오픈 검사 방법 | |
CN115458508A (zh) | 半导体结构及其制备方法 | |
JP3470376B2 (ja) | 半導体装置及び半導体装置の検査方法 | |
JP2005353676A (ja) | 半導体装置、半導体装置の製造方法及び半導体装置の検査方法。 | |
JPH0927600A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080820 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |