JPH0927600A

JPH0927600A - 半導体装置およびその製造方法

Info

Publication number: JPH0927600A
Application number: JP7196150A
Authority: JP
Inventors: Yoshihiro Kumazaki; 吉紘熊崎
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 1997-01-28

Abstract

(57)【要約】【目的】ＤＲＡＭやＥＥＰＲＯＭの故障解析を容易に
し、解析精度を向上させる。【構成】多結晶シリコン膜からなるゲート電極５、シ
ールドゲート電極１６、ストレージ電極８およびセルプ
レート電極９を被覆する多結晶シリコン窒化膜５１、５
２、５３、５４、５５、５６を形成する。この多結晶シ
リコン窒化膜５１、５２、５３、５４、５５、５６が故
障解析時の希フッ酸溶液やバッファードフッ酸溶液でウ
エットエッチングを行うに当たって、エッチングストッ
パ膜として機能する。従って、オーバーエッチングを行
っても必要以上に多結晶シリコン膜からなるゲート電極
５などがエッチング除去されることがなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に膜構造除去による故障解析を
行うＤＲＡＭなどの半導体装置に用いて好適である。

【０００２】

【従来の技術】半導体集積回路の微細化に伴って、テス
ターによるプローブ評価で不良と判定された素子の故障
解析が非常に困難となってきている。以下、ＤＲＡＭに
おける故障解析を例に説明する。

【０００３】図９は、半導体基板上に形成されたＭＯＳ
構造を素子間分離のために用いる、いわゆるフィールド
シールド素子分離構造によってメモリセルを隣接する素
子から電気的に分離する構造を採用したＤＲＡＭの部分
断面図である。

【０００４】図９において、素子形成領域（メモリセル
領域）には、ＭＯＳトランジスタ９２およびキャパシタ
９３からなるＤＲＡＭメモリセルが形成されている。Ｍ
ＯＳトランジスタ９２は、Ｐ型シリコン基板９１上にゲ
ート酸化膜９４を介して形成されたゲート電極９５と、
シリコン基板９１表面のゲート電極９５両側に形成され
た一対のＮ型不純物拡散層であるソース９６およびドレ
イン９７とを有している。また、キャパシタ９３は、ド
レイン９７に接続されたストレージ電極９８と、セルプ
レート電極９９と、これら両電極に挟まれた誘電体膜１
００とから構成されている。ＭＯＳトランジスタ９２お
よびキャパシタ９３は層間絶縁膜１０１に覆われてお
り、層間絶縁膜１０１上にはソース９６と電気的に接続
されたメタル配線１０２ａがパターン形成されている。

【０００５】素子分離領域（フィールド領域、周辺回路
領域）には、膜厚１２０ｎｍ〜１５０ｎｍ程度の多結晶
シリコン膜からなるシールドゲート電極１０６と、シー
ルドゲート酸化膜１０７と、シリコン基板９１とからな
るＭＯＳ構造によってフィールドシールド素子分離構造
が形成されている。シールドゲート電極１０６はメタル
配線１０２ｂを介して接地されることにより常時０Ｖ
（グランド）の一定電位に保たれている。この結果、シ
ールドゲート電極１０６の直下のシリコン基板９１表面
での寄生チャネルの形成が防止されるので、隣接する素
子間を電気的に分離することができる。

【０００６】また、図９に示すようなＤＲＡＭは、概略
的には、まず、多結晶シリコン膜のシールドゲート電極
１０６をパターン形成してからＭＯＳトランジスタ９２
のゲート電極９５をパターン形成し、しかる後、キャパ
シタ９３のストレージ電極９８をパターン形成し、さら
に誘電体膜１００およびセルプレート電極９９をパター
ン形成することによって製造される。

【０００７】次に、テスターにより不良と判定された素
子の故障箇所について、図９を用いて説明する。

【０００８】ＤＲＡＭのメモリセルに関連して発生する
代表的なショート不良箇所としては、メタル配線１０２
ａとゲート電極９５とのショート（ショート箇所Ａ）、
メタル配線１０２ａとシールドゲート電極１０６とのシ
ョート（ショート箇所Ｂ）、メタル配線１０２ａとセル
プレート電極９９とのショート（ショート箇所Ｃ）、ス
トレージ電極９８とセルプレート電極９９とのショート
（ショート箇所Ｄ）、ゲート電極９５とストレージ電極
９８とのショート（ショート箇所Ｅ）、ゲート電極９５
とシリコン基板９１とのショート（ショート箇所Ｆ）な
どがある。

【０００９】上記したようなショート箇所のうちのいず
れの場所でショート不良が発生しているかを突き止める
ために、故障解析を実施する。以下、故障解析の方法に
ついて説明する。

【００１０】ＤＲＡＭの場合、テスターを用いたフェー
ルビットマップ（ＦＢＭ）測定により、不良が発生して
いるメモリセルアドレスを検知することができる。この
ＦＢＭデータを基に、ショート不良が発生しているメモ
リセルの膜構造を順に除去する。例えば、図９の構造に
おいて、上層から順に以下の手順で膜構造を除去する。

【００１１】まず、メタル配線１０２ａを硫酸および過
酸化水素水の混合液でエッチング除去する。次に、水酸
化カリウム（ＫＯＨ）溶液でのエッチングを施す。この
とき、前述のショート箇所Ａ、ショート箇所Ｂまたはシ
ョート箇所Ｃでショートが発生していた場合には、層間
絶縁膜１０１のピンホールを通してＫＯＨ溶液が浸入
し、ゲート電極９５、シールドゲート電極１０６または
セルプレート電極９９がＫＯＨ溶液で部分的にエッチン
グされる。次に、層間絶縁膜１０１を除去してから、こ
のメモリセルを電子顕微鏡などで観察すると、ＫＯＨ溶
液で部分的にエッチングされた痕跡を確認することがで
きる。これにより、前述のショート箇所Ａ、ショート箇
所Ｂまたはショート箇所Ｃでショートが発生していたこ
とが裏付けられる。

【００１２】同様に、ショート箇所Ｄについては、メタ
ル配線１０２ａと層間絶縁膜１０１を除去した後に、Ｋ
ＯＨ溶液でのエッチング処理を施し、セルプレート電極
９９を除去してからエッチングされた痕跡を観察するこ
とにより、ショート発生の有無が確認できる。

【００１３】ショート箇所Ｅについては、ショート箇所
Ｄの処理に引き続いて、誘電体膜１００を除去してから
ＫＯＨ溶液でのエッチング処理を施し、ストレージ電極
９８を除去してからエッチングされた痕跡を観察するこ
とにより、ショート発生の有無が確認できる。

【００１４】ショート箇所Ｆについては、ショート箇所
Ｅの処理に引き続いて、ゲート電極９５上の層間絶縁膜
１０１を除去してからＫＯＨ溶液でのエッチング処理を
施し、ゲート電極９５を除去してからエッチングされた
痕跡を観察することにより、ショート発生の有無が確認
できる。

【００１５】以上のように、ＤＲＡＭメモリセルにおけ
るショート箇所を解析するには、複数回のエッチングを
行って、膜構造の除去と電子顕微鏡による観察とを繰り
返す。

【００１６】一方、ゲート電極９５とシリコン基板９１
とのショート（ショート箇所Ｆ）に対しては、別の手法
として研磨手法を併用する場合がある。この方法では、
ＤＲＡＭチップを機械的に研磨し、図９のメタル配線１
０２ａからゲート電極９５の途中までを一度に研磨除去
する。その後、ＫＯＨ溶液によるエッチング処理を行
い、エッチング跡を観察する。

【００１７】

【発明が解決しようとする課題】しかし、上述したよう
な故障解析を行う半導体装置に関して、以下のような問
題点があった。

【００１８】図９のＤＲＡＭにおいては、ショート箇所
Ａ〜Ｆの故障解析を行うに当たり、電子顕微鏡による観
察を行う場合に被観察試料表面でのチャージアップを防
ぐために、ＫＯＨ溶液によるエッチング処理を行った
後、必ず層間絶縁膜１０１などの絶縁膜を除去しなけれ
ばならない。この層間絶縁膜１０１などのエッチングの
際に、本来除去すべき領域以外の絶縁膜も除去されやす
い。これは、希フッ酸溶液またはバッファードフッ酸溶
液によるウェットエッチングを行うためである。

【００１９】本来ならば、ショートが発生している場所
に対しては、層間絶縁膜１０１のピンホールを介してＫ
ＯＨ溶液を浸入させるべきところが、上述したように本
来除去すべき領域以外の層間絶縁膜１０１も除去されや
すいために層間絶縁膜１０１がなくなり、この結果露出
した配線などの導電膜はすべてＫＯＨ溶液でエッチング
されてしまう。従って、ピンホールによるショートが発
生していたのか否かが判別できなくなる。よって、ショ
ート箇所を同定するためには、多数のサンプルを解析し
なければならず、解析作業に時間がかかるという問題が
あった。

【００２０】一方、研磨手法を併用する場合には、対象
となるショート箇所が限定される。これは、ＤＲＡＭメ
モリセルのように素子内で段差が大きい素子の場合に
は、機械的な平面研磨方法によっては特定の配線だけを
露出させることができないからである。例えば、図９の
セルプレート電極９９やストレージ電極９８は、平面研
磨方法では部分的にしか露出させることができないた
め、ＫＯＨ溶液によるエッチング手法では、一部分のシ
ョート箇所しか確認することができないという問題があ
った。

【００２１】そこで、本発明の目的は、ＫＯＨ溶液など
を使って故障解析が行われる半導体装置に関して、必要
箇所以外での層間絶縁膜などのエッチングを防止するこ
とで、故障解析の精度を向上させることができるように
することである。

【００２２】また、本発明の別の目的は、機械的な研磨
方法を使用しなくても、容易に故障解析が行うことがで
きるようにすることである。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、多結晶半導体膜上に多結晶
窒化半導体膜が形成された積層構造が少なくとも２つ形
成されている。

【００２４】本発明の一態様においては、上記多結晶半
導体膜が多結晶シリコン膜であり、上記多結晶窒化半導
体膜が多結晶シリコン窒化膜である。

【００２５】また、本発明の半導体装置は、別の観点お
いては、多結晶シリコン膜からなるゲート電極を有する
ＭＯＳトランジスタと、このＭＯＳトランジスタの一対
の不純物拡散層の一方に接続された多結晶シリコン膜か
らなるストレージ電極およびこれに誘電体膜を介して対
向する多結晶シリコン膜からなるセルプレート電極を有
するキャパシタとを備えた半導体装置において、上記ゲ
ート電極、上記ストレージ電極および上記セルプレート
電極の上面および側面がシリコン窒化膜でそれぞれ被覆
されている。

【００２６】本発明の一態様においては、上記ＭＯＳト
ランジスタがフィールドシールド素子分離構造によって
素子分離されており、上記フィールドシールド素子分離
構造のフィールドシールド電極の上面および側面がシリ
コン窒化膜で被覆されている。

【００２７】また、本発明の半導体装置の製造方法は、
半導体基板上に絶縁膜を介して多結晶半導体膜を形成
し、上記多結晶半導体膜上に多結晶窒化半導体膜を形成
することにより、上記多結晶半導体膜と上記多結晶窒化
半導体膜との積層構造を形成する工程を少なくとも２回
有する。

【００２８】

【作用】本発明では、多結晶半導体膜の上に多結晶窒化
半導体膜を形成しているため、故障解析において希フッ
酸溶液やバッファードフッ酸溶液でウエットエッチング
を行うに当たって、多結晶窒化半導体膜がエッチングス
トッパ膜として機能するため、オーバーエッチングを行
っても必要以上に層間絶縁膜や多結晶半導体膜がエッチ
ング除去されることがなくなる。

【００２９】例えば、ＤＲＡＭにおいて、ゲート電極、
ストレージ電極およびセルプレート電極の上面および側
面がシリコン窒化膜でそれぞれ被覆されていることによ
り、シリコン窒化膜がエッチング保護膜として機能す
る。

【００３０】

【実施例】以下、本発明をＤＲＡＭに適用した一実施例
につき図面を参照して説明する。

【００３１】図１は本発明の一実施例のＤＲＡＭの部分
概略断面図である。図１において、素子形成領域（メモ
リセル領域）には、ＭＯＳトランジスタ２およびキャパ
シタ３からなるＤＲＡＭメモリセルが形成されている。

【００３２】ＭＯＳトランジスタ２は、Ｐ型シリコン基
板１上にゲート酸化膜４を介して形成されたゲート電極
５と、シリコン基板１表面のゲート電極５両側に形成さ
れた一対のＮ型不純物拡散層であるソース６およびドレ
イン７とを有している。ゲート電極５の上にはシリコン
酸化膜３６が形成されている。また、キャパシタ３は、
ドレイン７に電気的に接続されたストレージ電極８と、
ストレージ電極８に対向して形成されたセルプレート電
極９と、これら両電極に挟まれた誘電体膜１０とから構
成されている。ＭＯＳトランジスタ２およびキャパシタ
３は層間絶縁膜１１に覆われており、層間絶縁膜１１上
にはコンタクト孔４１でソース６に接続されたアルミ配
線１２ａがパターン形成されている。

【００３３】素子分離領域（フィールド領域）には、多
結晶シリコン膜からなるシールドゲート電極１６と、シ
ールドゲート酸化膜１７と、シリコン基板１とからなる
ＭＯＳ構造によってフィールドシールド素子分離構造が
形成されている。

【００３４】シールドゲート電極１６の上にはシリコン
酸化膜１８および層間絶縁膜１１が形成されている。シ
ールドゲート電極１６は接地されたアルミ配線１２ｂと
コンタクト孔４２で接続されることにより常時０Ｖ（グ
ランド）の一定電位に保たれている。この結果、シール
ドゲート電極１６の直下のシリコン基板１表面での寄生
チャネルの形成が防止されるので、隣接するメモリセル
間を電気的に分離することができる。

【００３５】図１において、多結晶シリコン窒化膜５
１、５２はシールドゲート電極１６を被覆している。多
結晶シリコン窒化膜５３、５４は、ゲート電極５を被覆
している。また、多結晶シリコン窒化膜５５はセルプレ
ート電極９を被覆しており、多結晶シリコン窒化膜５６
はストレージ電極８を被覆している。

【００３６】次に、図１のＤＲＡＭの製造方法を図２〜
図８を参照して説明する。

【００３７】まず、図２（ａ）に示すシリコン基板１の
上に、図２（ｂ）に示すように、膜厚５０ｎｍ程度のシ
ールドゲート酸化膜１７を熱酸化法で形成する。

【００３８】次に、図２（ｃ）に示すように、シールド
ゲート酸化膜１７の上に膜厚１００ｎｍ程度の多結晶シ
リコン膜４４を減圧ＣＶＤ法で形成し、ドーパントとし
てＰ（リン）をドープする。しかる後、多結晶シリコン
膜４４の上に膜厚２０ｎｍ程度の多結晶シリコン窒化膜
５１を減圧ＣＶＤ法で形成する。

【００３９】次に、図２（ｄ）に示すように、多結晶シ
リコン窒化膜５１上に膜厚２００ｎｍ程度のシリコン酸
化膜１８を減圧ＣＶＤ法で形成する。

【００４０】次に、図３（ａ）に示すように、メモリセ
ル領域のシリコン酸化膜１８を、フォトレジスト（図示
せず）をマスクとして用いエッチング除去する。しかる
後、フォトレジストを除去する。

【００４１】次に、図３（ｂ）に示すように、エッチン
グされたシリコン酸化膜１８をマスクとして多結晶シリ
コン膜４４をエッチング除去し、多結晶シリコン膜４４
からなるシールドゲート電極１６を形成する。引き続
き、シリコン基板１上の全面に膜厚２０ｎｍ程度の多結
晶シリコン窒化膜５２を減圧ＣＶＤ法で形成する。

【００４２】次に、図３（ｃ）に示すように、シリコン
基板１の全面にシリコン酸化膜４５を２００ｎｍ程度さ
らに堆積させる。

【００４３】次に、図３（ｄ）に示すように、シリコン
基板１全面に堆積させたシリコン酸化膜４５をエッチバ
ックすることによって、シールドゲート電極１６の側面
にシリコン酸化膜４５からなるサイドウォール酸化膜１
９を形成する。これにより、シールドゲート酸化膜１
７、シリコン酸化膜１８、シールドゲート電極１６およ
びサイドウォール酸化膜１９からなるフィールドシール
ド素子分離構造が形成される。

【００４４】次に、図４（ａ）に示すように、シリコン
基板１の上に膜厚１７ｎｍ程度のゲート酸化膜４を熱酸
化法で形成する。

【００４５】次に、図４（ｂ）に示すように、リン
（Ｐ）をドープした膜厚２００ｎｍ程度の多結晶シリコ
ン膜３５を減圧ＣＶＤ法で全面に形成する。しかる後、
多結晶シリコン膜３５上全面に膜厚２０ｎｍ程度の多結
晶シリコン窒化膜５３を減圧ＣＶＤ法で形成する。

【００４６】次に、図４（ｃ）に示すように、多結晶シ
リコン窒化膜５３の上全面に膜厚２００ｎｍ程度のシリ
コン酸化膜３６を減圧ＣＶＤ法で形成する。

【００４７】次に、図４（ｄ）に示すように、ゲート配
線形状にシリコン酸化膜３６が残存するように、フォト
レジスト（図示せず）をマスクとして用いてシリコン酸
化膜３６を選択的にエッチング除去する。しかる後、フ
ォトレジストを除去する。

【００４８】次に、図５（ａ）に示すように、エッチン
グされたシリコン酸化膜３６をマスクとして、多結晶シ
リコン窒化膜５３および多結晶シリコン膜３５をエッチ
ングし、多結晶シリコン膜３５からなるゲート電極５を
形成する。

【００４９】次に、図５（ｂ）に示すように、加速エネ
ルギー３０ｋｅＶ、ドーズ量１．５×１０¹³ｃｍ^-2の条
件でゲート電極５およびシールドゲート電極１６をマス
クとしてリン（Ｐ）をイオン注入し、メモリセル領域に
形成されるＭＯＳトランジスタ２のＬＤＤ層（Ｎ^-）
（図示せず）を形成する。しかる後、全面に膜厚２０ｎ
ｍ程度の多結晶シリコン窒化膜５４を減圧ＣＶＤ法で形
成する。

【００５０】次に、図５（ｃ）に示すように、減圧ＣＶ
Ｄ法によって多結晶シリコン窒化膜５４上の全面にシリ
コン酸化膜３７を２００ｎｍ程度堆積させる。

【００５１】次に、図５（ｄ）に示すように、全面に堆
積させたシリコン酸化膜３７をエッチバックすることに
よって、ゲート電極５の側面にサイドウォール酸化膜３
８を形成する。

【００５２】次に、図６（ａ）に示すように、加速エネ
ルギー５０ｋｅＶ、ドーズ量３．０×１０¹⁵ｃｍ^-2の条
件でゲート電極５およびシールドゲート電極１６をマス
クとして砒素（Ａｓ）をイオン注入し、素子形成領域に
形成されるＭＯＳトランジスタのソース６およびドレイ
ン７を形成する。

【００５３】次に、図６（ｂ）に示すように、全面に膜
厚２００ｎｍ程度の多結晶シリコン膜３９を、ドレイン
７と接するように減圧ＣＶＤ法で形成する。

【００５４】次に、図６（ｃ）に示すように、加速エネ
ルギー５０ｋｅＶ、ドーズ量３．０×１０¹⁵ｃｍ^-2の条
件で砒素（Ａｓ）を多結晶シリコン膜３９にイオン注入
する。

【００５５】次に、図６（ｄ）に示すように、フォトレ
ジスト（図示せず）をマスクとしたドライエッチングに
より多結晶シリコン膜３９をパターニングして、キャパ
シタの下部電極であるストレージ電極８を形成する。

【００５６】次に、図７（ａ）に示すように、誘電体膜
である膜厚１１ｎｍの多結晶シリコン窒化膜５６を全面
に形成する。なお、誘電体膜はＯＮＯ膜などのシリコン
酸化膜とシリコン窒化膜との積層膜でもよい。

【００５７】次に、図７（ｂ）に示すように、全面にリ
ン（Ｐ）をドープした膜厚１２０ｎｍ程度の多結晶シリ
コン膜４０を減圧ＣＶＤ法で形成する。

【００５８】次に、図７（ｃ）に示すように、フォトレ
ジスト（図示せず）をマスクとして用いたドライエッチ
ングによって多結晶シリコン窒化膜５６および多結晶シ
リコン膜４０をパターニングして、キャパシタの上部電
極であるセルプレート電極９を形成する。これによっ
て、ストレージ電極８、多結晶シリコン窒化膜５６およ
びセルプレート電極９からなるキャパシタ３が形成され
る。しかる後、全面に膜厚２０ｎｍ程度の多結晶シリコ
ン窒化膜５５を減圧ＣＶＤ法で形成する。

【００５９】次に、図８（ａ）に示すように、膜厚５０
ｎｍ程度のシリコン酸化膜および膜厚６００ｎｍ程度の
ＢＰＳＧ膜を全面に堆積し、温度９５０℃でリフロー熱
処理を行うことによって、層間絶縁膜１１を形成する。

【００６０】次に、図８（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとして用いたドライエッチ
ングによって、層間絶縁膜１１のソース６上部分にシリ
コン基板１に達するコンタクト孔４１を開孔するととも
に、シールドゲート酸化膜１７部分にシールドゲート電
極１６に達するコンタクト孔４２を開孔する。

【００６１】次に、図８（ｃ）に示すように、シリコン
基板１全面に膜厚５００ｎｍ程度のアルミ薄膜４３をス
パッタ蒸着させる。しかる後、このアルミ薄膜４３をパ
ターニングすることによってアルミ配線１２ａ、１２ｂ
を形成し、図１に示すようなＤＲＡＭメモリセルが完成
する。

【００６２】以上のように製造されたＤＲＡＭにおい
て、故障解析を行うために膜構造除去を実施した。

【００６３】まず、液温１５０℃の硫酸および過酸化水
素水の１：１混合液を用いてアルミ配線１２ａ、１２ｂ
を５分間エッチングし、これを完全に除去する。次に、
液温１７０℃のＫＯＨ溶液により全面を１分間エッチン
グする（エッチング１）。このとき、アルミ配線１２ａ
が他の多結晶シリコン配線とショートしていれば、その
多結晶シリコン配線の一部がＫＯＨ溶液によってエッチ
ングされる。次に、液温２５℃のバッファードフッ酸溶
液により１０分間のエッチングを行い、層間絶縁膜１１
を完全に除去する。このとき、多結晶シリコン窒化膜５
５がバッファードフッ酸溶液に対するエッチングストッ
パ膜として機能するため、エッチング時間を十分なオー
バーエッチングを行えるような時間に設定することがで
きる。

【００６４】次に、液温１９０℃のリン酸溶液を用いて
１０分間エッチングし、多結晶シリコン窒化膜５５を除
去する。次に、液温１７０℃のＫＯＨ溶液により再び全
面を１分間エッチングし（エッチング２）、セルプレー
ト電極９を除去する。さらに、液温１９０℃のリン酸溶
液を用いて多結晶シリコン窒化膜５６を１０分間のエッ
チングにより完全に除去する。この段階で、ストレージ
電極８の表面を電子顕微鏡により観察したところ、スト
レージ電極８の一部に円形のエッチング跡が確認され
た。これは、（エッチング２）により、セルプレート電
極９とストレージ電極８との間にショートが発生してい
たことを示している。また、ピンホール以外のエッチン
グ跡は一切観察されなかった。

【００６５】次に、液温１７０℃のＫＯＨ溶液により再
び全面を１分間エッチングし（エッチング３）、ストレ
ージ電極８を除去する。次に、液温２５℃のバッファー
ドフッ酸溶液により１０分間のエッチングを行う。この
とき、多結晶シリコン窒化膜５１、５２、５３、５４が
バッファードフッ酸溶液に対するエッチングストッパ膜
として機能するため、エッチング時間を十分なオーバー
エッチングを行えるような時間に設定することができ
る。次に、液温１９０℃のリン酸溶液を用いて１０分間
エッチングし、多結晶シリコン窒化膜５１、５２、５
３、５４を除去する。この段階で、ゲート電極５および
シールドゲート電極１６の表面を電子顕微鏡により観察
したところ、ゲート電極５およびシールドゲート電極１
６それぞれの一部にＫＯＨ溶液によるエッチング跡が確
認された。ゲート電極５に見られたエッチング跡はスト
レージ電極８側に発生していたことから、（エッチング
３）の段階で発生したものであり、ゲート電極５とスト
レージ電極８との間でショートしていたことを示してい
る。

【００６６】また、シールドゲート電極１６に見られた
エッチング跡は、アルミ配線１２ａ側に発生していたこ
とから、（エッチング１）の段階で発生したものであ
り、シールドゲート電極１６とアルミ配線１２ａとの間
でショートしていたことを示している。

【００６７】最後に、液温１７０℃のＫＯＨ溶液により
再び１分間エッチングし（エッチング４）、ゲート電極
５とシールドゲート電極１６とを除去する。次に、液温
２５℃のバッファードフッ酸溶液により２分間のエッチ
ングをしてから、シリコン基板１の表面を電子顕微鏡に
より観察したところ、ゲート電極５の下層に位置するシ
リコン基板１の一部に正方形の窪み（ピット）が確認さ
れた。これは、ゲート酸化膜４が絶縁耐圧不良を起こし
ており、ピンホールが発生していたことを示しており、
（エッチング４）の段階でピットが発生したものであ
る。なお、ピットが正方形状をしているのは、シリコン
基板１が面方位（１００）の単結晶シリコンウェハを使
用していたため、ＫＯＨ溶液で異方性エッチングが行わ
れたからである。

【００６８】本実施例では、従来見られたＫＯＨによる
ピンホール形状以外のエッチング痕跡は一切確認されな
かった。これは、すなわち、従来のような必要領域以外
の層間絶縁膜や多結晶シリコン膜をエッチングすること
が全くなかったことを示している。

【００６９】以上説明したように、本実施例のＤＲＡＭ
においては、セルプレート電極９やストレージ電極８や
ゲート電極５やシールドゲート電極１６などの多結晶シ
リコン膜の上に接するように多結晶シリコン窒化膜を形
成している。従って、故障解析における希フッ酸溶液ま
たはバッファードフッ酸溶液などによるウエットエッチ
ングを行う際に、多結晶シリコン窒化膜がエッチングス
トッパ膜として機能するので、オーバーエッチングを行
っても従来のように必要以上に層間絶縁膜や多結晶シリ
コン膜をエッチング除去してしまうことが全くなくなっ
た。なお、多結晶シリコン窒化膜の代わりにシリコン窒
化膜を用いてもよい。

【００７０】従って、ＫＯＨによるエッチングを行って
もショートしている箇所以外のセルプレート電極９、ス
トレージ電極８、ゲート電極５およびシールドゲート電
極１６などは、一切エッチングされることがなく、ショ
ート箇所を明確にすることができるようになる。このた
め、従来のように、故障解析における膜構造除去作業に
おける失敗が全くなくなるので、故障解析時間を飛躍的
に短くすることが可能になる。また、確実に膜構造を除
去できるために、従来行われていた機械的な研磨手法と
の併用を行う必要がなくなる。

【００７１】なお、本発明は上述の実施例に限定される
ものではなく、例えばＤＲＡＭ以外のＥＥＰＲＯＭなど
の半導体装置に適用するなど、様々な設計変更が可能で
ある。

【００７２】

【発明の効果】以上説明したように、本発明によると、
多結晶半導体膜の上に多結晶窒化半導体膜の積層構造を
少なくとも２層、別工程で形成しているので、ＫＯＨ溶
液等を使用した故障解析において、必要箇所以外の層間
絶縁膜や多結晶半導体膜のエッチングを防止することが
でき、故障解析の精度を向上させることが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例のＤＲＡＭの概略構造を示す
断面図である。

【図２】図１のＤＲＡＭの製造工程を説明するための断
面図である。

【図３】図１のＤＲＡＭの製造工程を説明するための断
面図である。

【図４】図１のＤＲＡＭの製造工程を説明するための断
面図である。

【図５】図１のＤＲＡＭの製造工程を説明するための断
面図である。

【図６】図１のＤＲＡＭの製造工程を説明するための断
面図である。

【図７】図１のＤＲＡＭの製造工程を説明するための断
面図である。

【図８】図１のＤＲＡＭの製造工程を説明するための断
面図である。

【図９】従来のＤＲＡＭの概略構造を示す断面図であ
る。

【符号の説明】

１シリコン基板２ＭＯＳトランジスタ３キャパシタ４ゲート酸化膜５ゲート電極６ソース７ドレイン８ストレージ電極９セルプレート電極１０誘電体膜１１層間絶縁膜１２ａ、１２ｂアルミ配線１６シールドゲート電極１７シールドゲート酸化膜１８、３６シリコン酸化膜４１、４２コンタクト孔５１、５２、５３、５４、５５、５６多結晶シリコン
窒化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 21/66 Ｈ０１Ｌ 27/10 ６８１Ｄ

Claims

【特許請求の範囲】

【請求項１】多結晶半導体膜上に多結晶窒化半導体膜
が形成された積層構造が少なくとも２つ形成されている
ことを特徴とする半導体装置。
【請求項２】上記多結晶半導体膜が多結晶シリコン膜
であり、上記多結晶窒化半導体膜が多結晶シリコン窒化
膜であることを特徴とする請求項１に記載の半導体装
置。
【請求項３】多結晶シリコン膜からなるゲート電極を
有するＭＯＳトランジスタと、このＭＯＳトランジスタ
の一対の不純物拡散層の一方に接続された多結晶シリコ
ン膜からなるストレージ電極およびこれに誘電体膜を介
して対向する多結晶シリコン膜からなるセルプレート電
極を有するキャパシタとを備えた半導体装置において、上記ゲート電極、上記ストレージ電極および上記セルプ
レート電極の上面および側面がシリコン窒化膜でそれぞ
れ被覆されていることを特徴とする半導体装置。
【請求項４】上記ＭＯＳトランジスタがフィールドシ
ールド素子分離構造によって素子分離されており、上記
フィールドシールド素子分離構造のフィールドシールド
電極の上面および側面がシリコン窒化膜で被覆されてい
ることを特徴とする請求項３に記載の半導体装置。
【請求項５】半導体基板上に絶縁膜を介して多結晶半
導体膜を形成し、上記多結晶半導体膜上に多結晶窒化半
導体膜を形成することにより、上記多結晶半導体膜と上
記多結晶窒化半導体膜との積層構造を形成する工程を少
なくとも２回有することを特徴とする半導体装置の製造
方法。