JPH0927600A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0927600A JPH0927600A JP7196150A JP19615095A JPH0927600A JP H0927600 A JPH0927600 A JP H0927600A JP 7196150 A JP7196150 A JP 7196150A JP 19615095 A JP19615095 A JP 19615095A JP H0927600 A JPH0927600 A JP H0927600A
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Abstract
(57)【要約】
【目的】 DRAMやEEPROMの故障解析を容易に
し、解析精度を向上させる。 【構成】 多結晶シリコン膜からなるゲート電極5、シ
ールドゲート電極16、ストレージ電極8およびセルプ
レート電極9を被覆する多結晶シリコン窒化膜51、5
2、53、54、55、56を形成する。この多結晶シ
リコン窒化膜51、52、53、54、55、56が故
障解析時の希フッ酸溶液やバッファードフッ酸溶液でウ
エットエッチングを行うに当たって、エッチングストッ
パ膜として機能する。従って、オーバーエッチングを行
っても必要以上に多結晶シリコン膜からなるゲート電極
5などがエッチング除去されることがなくなる。
し、解析精度を向上させる。 【構成】 多結晶シリコン膜からなるゲート電極5、シ
ールドゲート電極16、ストレージ電極8およびセルプ
レート電極9を被覆する多結晶シリコン窒化膜51、5
2、53、54、55、56を形成する。この多結晶シ
リコン窒化膜51、52、53、54、55、56が故
障解析時の希フッ酸溶液やバッファードフッ酸溶液でウ
エットエッチングを行うに当たって、エッチングストッ
パ膜として機能する。従って、オーバーエッチングを行
っても必要以上に多結晶シリコン膜からなるゲート電極
5などがエッチング除去されることがなくなる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に膜構造除去による故障解析を
行うDRAMなどの半導体装置に用いて好適である。
その製造方法に関し、特に膜構造除去による故障解析を
行うDRAMなどの半導体装置に用いて好適である。
【0002】
【従来の技術】半導体集積回路の微細化に伴って、テス
ターによるプローブ評価で不良と判定された素子の故障
解析が非常に困難となってきている。以下、DRAMに
おける故障解析を例に説明する。
ターによるプローブ評価で不良と判定された素子の故障
解析が非常に困難となってきている。以下、DRAMに
おける故障解析を例に説明する。
【0003】図9は、半導体基板上に形成されたMOS
構造を素子間分離のために用いる、いわゆるフィールド
シールド素子分離構造によってメモリセルを隣接する素
子から電気的に分離する構造を採用したDRAMの部分
断面図である。
構造を素子間分離のために用いる、いわゆるフィールド
シールド素子分離構造によってメモリセルを隣接する素
子から電気的に分離する構造を採用したDRAMの部分
断面図である。
【0004】図9において、素子形成領域(メモリセル
領域)には、MOSトランジスタ92およびキャパシタ
93からなるDRAMメモリセルが形成されている。M
OSトランジスタ92は、P型シリコン基板91上にゲ
ート酸化膜94を介して形成されたゲート電極95と、
シリコン基板91表面のゲート電極95両側に形成され
た一対のN型不純物拡散層であるソース96およびドレ
イン97とを有している。また、キャパシタ93は、ド
レイン97に接続されたストレージ電極98と、セルプ
レート電極99と、これら両電極に挟まれた誘電体膜1
00とから構成されている。MOSトランジスタ92お
よびキャパシタ93は層間絶縁膜101に覆われてお
り、層間絶縁膜101上にはソース96と電気的に接続
されたメタル配線102aがパターン形成されている。
領域)には、MOSトランジスタ92およびキャパシタ
93からなるDRAMメモリセルが形成されている。M
OSトランジスタ92は、P型シリコン基板91上にゲ
ート酸化膜94を介して形成されたゲート電極95と、
シリコン基板91表面のゲート電極95両側に形成され
た一対のN型不純物拡散層であるソース96およびドレ
イン97とを有している。また、キャパシタ93は、ド
レイン97に接続されたストレージ電極98と、セルプ
レート電極99と、これら両電極に挟まれた誘電体膜1
00とから構成されている。MOSトランジスタ92お
よびキャパシタ93は層間絶縁膜101に覆われてお
り、層間絶縁膜101上にはソース96と電気的に接続
されたメタル配線102aがパターン形成されている。
【0005】素子分離領域(フィールド領域、周辺回路
領域)には、膜厚120nm〜150nm程度の多結晶
シリコン膜からなるシールドゲート電極106と、シー
ルドゲート酸化膜107と、シリコン基板91とからな
るMOS構造によってフィールドシールド素子分離構造
が形成されている。シールドゲート電極106はメタル
配線102bを介して接地されることにより常時0V
(グランド)の一定電位に保たれている。この結果、シ
ールドゲート電極106の直下のシリコン基板91表面
での寄生チャネルの形成が防止されるので、隣接する素
子間を電気的に分離することができる。
領域)には、膜厚120nm〜150nm程度の多結晶
シリコン膜からなるシールドゲート電極106と、シー
ルドゲート酸化膜107と、シリコン基板91とからな
るMOS構造によってフィールドシールド素子分離構造
が形成されている。シールドゲート電極106はメタル
配線102bを介して接地されることにより常時0V
(グランド)の一定電位に保たれている。この結果、シ
ールドゲート電極106の直下のシリコン基板91表面
での寄生チャネルの形成が防止されるので、隣接する素
子間を電気的に分離することができる。
【0006】また、図9に示すようなDRAMは、概略
的には、まず、多結晶シリコン膜のシールドゲート電極
106をパターン形成してからMOSトランジスタ92
のゲート電極95をパターン形成し、しかる後、キャパ
シタ93のストレージ電極98をパターン形成し、さら
に誘電体膜100およびセルプレート電極99をパター
ン形成することによって製造される。
的には、まず、多結晶シリコン膜のシールドゲート電極
106をパターン形成してからMOSトランジスタ92
のゲート電極95をパターン形成し、しかる後、キャパ
シタ93のストレージ電極98をパターン形成し、さら
に誘電体膜100およびセルプレート電極99をパター
ン形成することによって製造される。
【0007】次に、テスターにより不良と判定された素
子の故障箇所について、図9を用いて説明する。
子の故障箇所について、図9を用いて説明する。
【0008】DRAMのメモリセルに関連して発生する
代表的なショート不良箇所としては、メタル配線102
aとゲート電極95とのショート(ショート箇所A)、
メタル配線102aとシールドゲート電極106とのシ
ョート(ショート箇所B)、メタル配線102aとセル
プレート電極99とのショート(ショート箇所C)、ス
トレージ電極98とセルプレート電極99とのショート
(ショート箇所D)、ゲート電極95とストレージ電極
98とのショート(ショート箇所E)、ゲート電極95
とシリコン基板91とのショート(ショート箇所F)な
どがある。
代表的なショート不良箇所としては、メタル配線102
aとゲート電極95とのショート(ショート箇所A)、
メタル配線102aとシールドゲート電極106とのシ
ョート(ショート箇所B)、メタル配線102aとセル
プレート電極99とのショート(ショート箇所C)、ス
トレージ電極98とセルプレート電極99とのショート
(ショート箇所D)、ゲート電極95とストレージ電極
98とのショート(ショート箇所E)、ゲート電極95
とシリコン基板91とのショート(ショート箇所F)な
どがある。
【0009】上記したようなショート箇所のうちのいず
れの場所でショート不良が発生しているかを突き止める
ために、故障解析を実施する。以下、故障解析の方法に
ついて説明する。
れの場所でショート不良が発生しているかを突き止める
ために、故障解析を実施する。以下、故障解析の方法に
ついて説明する。
【0010】DRAMの場合、テスターを用いたフェー
ルビットマップ(FBM)測定により、不良が発生して
いるメモリセルアドレスを検知することができる。この
FBMデータを基に、ショート不良が発生しているメモ
リセルの膜構造を順に除去する。例えば、図9の構造に
おいて、上層から順に以下の手順で膜構造を除去する。
ルビットマップ(FBM)測定により、不良が発生して
いるメモリセルアドレスを検知することができる。この
FBMデータを基に、ショート不良が発生しているメモ
リセルの膜構造を順に除去する。例えば、図9の構造に
おいて、上層から順に以下の手順で膜構造を除去する。
【0011】まず、メタル配線102aを硫酸および過
酸化水素水の混合液でエッチング除去する。次に、水酸
化カリウム(KOH)溶液でのエッチングを施す。この
とき、前述のショート箇所A、ショート箇所Bまたはシ
ョート箇所Cでショートが発生していた場合には、層間
絶縁膜101のピンホールを通してKOH溶液が浸入
し、ゲート電極95、シールドゲート電極106または
セルプレート電極99がKOH溶液で部分的にエッチン
グされる。次に、層間絶縁膜101を除去してから、こ
のメモリセルを電子顕微鏡などで観察すると、KOH溶
液で部分的にエッチングされた痕跡を確認することがで
きる。これにより、前述のショート箇所A、ショート箇
所Bまたはショート箇所Cでショートが発生していたこ
とが裏付けられる。
酸化水素水の混合液でエッチング除去する。次に、水酸
化カリウム(KOH)溶液でのエッチングを施す。この
とき、前述のショート箇所A、ショート箇所Bまたはシ
ョート箇所Cでショートが発生していた場合には、層間
絶縁膜101のピンホールを通してKOH溶液が浸入
し、ゲート電極95、シールドゲート電極106または
セルプレート電極99がKOH溶液で部分的にエッチン
グされる。次に、層間絶縁膜101を除去してから、こ
のメモリセルを電子顕微鏡などで観察すると、KOH溶
液で部分的にエッチングされた痕跡を確認することがで
きる。これにより、前述のショート箇所A、ショート箇
所Bまたはショート箇所Cでショートが発生していたこ
とが裏付けられる。
【0012】同様に、ショート箇所Dについては、メタ
ル配線102aと層間絶縁膜101を除去した後に、K
OH溶液でのエッチング処理を施し、セルプレート電極
99を除去してからエッチングされた痕跡を観察するこ
とにより、ショート発生の有無が確認できる。
ル配線102aと層間絶縁膜101を除去した後に、K
OH溶液でのエッチング処理を施し、セルプレート電極
99を除去してからエッチングされた痕跡を観察するこ
とにより、ショート発生の有無が確認できる。
【0013】ショート箇所Eについては、ショート箇所
Dの処理に引き続いて、誘電体膜100を除去してから
KOH溶液でのエッチング処理を施し、ストレージ電極
98を除去してからエッチングされた痕跡を観察するこ
とにより、ショート発生の有無が確認できる。
Dの処理に引き続いて、誘電体膜100を除去してから
KOH溶液でのエッチング処理を施し、ストレージ電極
98を除去してからエッチングされた痕跡を観察するこ
とにより、ショート発生の有無が確認できる。
【0014】ショート箇所Fについては、ショート箇所
Eの処理に引き続いて、ゲート電極95上の層間絶縁膜
101を除去してからKOH溶液でのエッチング処理を
施し、ゲート電極95を除去してからエッチングされた
痕跡を観察することにより、ショート発生の有無が確認
できる。
Eの処理に引き続いて、ゲート電極95上の層間絶縁膜
101を除去してからKOH溶液でのエッチング処理を
施し、ゲート電極95を除去してからエッチングされた
痕跡を観察することにより、ショート発生の有無が確認
できる。
【0015】以上のように、DRAMメモリセルにおけ
るショート箇所を解析するには、複数回のエッチングを
行って、膜構造の除去と電子顕微鏡による観察とを繰り
返す。
るショート箇所を解析するには、複数回のエッチングを
行って、膜構造の除去と電子顕微鏡による観察とを繰り
返す。
【0016】一方、ゲート電極95とシリコン基板91
とのショート(ショート箇所F)に対しては、別の手法
として研磨手法を併用する場合がある。この方法では、
DRAMチップを機械的に研磨し、図9のメタル配線1
02aからゲート電極95の途中までを一度に研磨除去
する。その後、KOH溶液によるエッチング処理を行
い、エッチング跡を観察する。
とのショート(ショート箇所F)に対しては、別の手法
として研磨手法を併用する場合がある。この方法では、
DRAMチップを機械的に研磨し、図9のメタル配線1
02aからゲート電極95の途中までを一度に研磨除去
する。その後、KOH溶液によるエッチング処理を行
い、エッチング跡を観察する。
【0017】
【発明が解決しようとする課題】しかし、上述したよう
な故障解析を行う半導体装置に関して、以下のような問
題点があった。
な故障解析を行う半導体装置に関して、以下のような問
題点があった。
【0018】図9のDRAMにおいては、ショート箇所
A〜Fの故障解析を行うに当たり、電子顕微鏡による観
察を行う場合に被観察試料表面でのチャージアップを防
ぐために、KOH溶液によるエッチング処理を行った
後、必ず層間絶縁膜101などの絶縁膜を除去しなけれ
ばならない。この層間絶縁膜101などのエッチングの
際に、本来除去すべき領域以外の絶縁膜も除去されやす
い。これは、希フッ酸溶液またはバッファードフッ酸溶
液によるウェットエッチングを行うためである。
A〜Fの故障解析を行うに当たり、電子顕微鏡による観
察を行う場合に被観察試料表面でのチャージアップを防
ぐために、KOH溶液によるエッチング処理を行った
後、必ず層間絶縁膜101などの絶縁膜を除去しなけれ
ばならない。この層間絶縁膜101などのエッチングの
際に、本来除去すべき領域以外の絶縁膜も除去されやす
い。これは、希フッ酸溶液またはバッファードフッ酸溶
液によるウェットエッチングを行うためである。
【0019】本来ならば、ショートが発生している場所
に対しては、層間絶縁膜101のピンホールを介してK
OH溶液を浸入させるべきところが、上述したように本
来除去すべき領域以外の層間絶縁膜101も除去されや
すいために層間絶縁膜101がなくなり、この結果露出
した配線などの導電膜はすべてKOH溶液でエッチング
されてしまう。従って、ピンホールによるショートが発
生していたのか否かが判別できなくなる。よって、ショ
ート箇所を同定するためには、多数のサンプルを解析し
なければならず、解析作業に時間がかかるという問題が
あった。
に対しては、層間絶縁膜101のピンホールを介してK
OH溶液を浸入させるべきところが、上述したように本
来除去すべき領域以外の層間絶縁膜101も除去されや
すいために層間絶縁膜101がなくなり、この結果露出
した配線などの導電膜はすべてKOH溶液でエッチング
されてしまう。従って、ピンホールによるショートが発
生していたのか否かが判別できなくなる。よって、ショ
ート箇所を同定するためには、多数のサンプルを解析し
なければならず、解析作業に時間がかかるという問題が
あった。
【0020】一方、研磨手法を併用する場合には、対象
となるショート箇所が限定される。これは、DRAMメ
モリセルのように素子内で段差が大きい素子の場合に
は、機械的な平面研磨方法によっては特定の配線だけを
露出させることができないからである。例えば、図9の
セルプレート電極99やストレージ電極98は、平面研
磨方法では部分的にしか露出させることができないた
め、KOH溶液によるエッチング手法では、一部分のシ
ョート箇所しか確認することができないという問題があ
った。
となるショート箇所が限定される。これは、DRAMメ
モリセルのように素子内で段差が大きい素子の場合に
は、機械的な平面研磨方法によっては特定の配線だけを
露出させることができないからである。例えば、図9の
セルプレート電極99やストレージ電極98は、平面研
磨方法では部分的にしか露出させることができないた
め、KOH溶液によるエッチング手法では、一部分のシ
ョート箇所しか確認することができないという問題があ
った。
【0021】そこで、本発明の目的は、KOH溶液など
を使って故障解析が行われる半導体装置に関して、必要
箇所以外での層間絶縁膜などのエッチングを防止するこ
とで、故障解析の精度を向上させることができるように
することである。
を使って故障解析が行われる半導体装置に関して、必要
箇所以外での層間絶縁膜などのエッチングを防止するこ
とで、故障解析の精度を向上させることができるように
することである。
【0022】また、本発明の別の目的は、機械的な研磨
方法を使用しなくても、容易に故障解析が行うことがで
きるようにすることである。
方法を使用しなくても、容易に故障解析が行うことがで
きるようにすることである。
【0023】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、多結晶半導体膜上に多結晶
窒化半導体膜が形成された積層構造が少なくとも2つ形
成されている。
に、本発明の半導体装置は、多結晶半導体膜上に多結晶
窒化半導体膜が形成された積層構造が少なくとも2つ形
成されている。
【0024】本発明の一態様においては、上記多結晶半
導体膜が多結晶シリコン膜であり、上記多結晶窒化半導
体膜が多結晶シリコン窒化膜である。
導体膜が多結晶シリコン膜であり、上記多結晶窒化半導
体膜が多結晶シリコン窒化膜である。
【0025】また、本発明の半導体装置は、別の観点お
いては、多結晶シリコン膜からなるゲート電極を有する
MOSトランジスタと、このMOSトランジスタの一対
の不純物拡散層の一方に接続された多結晶シリコン膜か
らなるストレージ電極およびこれに誘電体膜を介して対
向する多結晶シリコン膜からなるセルプレート電極を有
するキャパシタとを備えた半導体装置において、上記ゲ
ート電極、上記ストレージ電極および上記セルプレート
電極の上面および側面がシリコン窒化膜でそれぞれ被覆
されている。
いては、多結晶シリコン膜からなるゲート電極を有する
MOSトランジスタと、このMOSトランジスタの一対
の不純物拡散層の一方に接続された多結晶シリコン膜か
らなるストレージ電極およびこれに誘電体膜を介して対
向する多結晶シリコン膜からなるセルプレート電極を有
するキャパシタとを備えた半導体装置において、上記ゲ
ート電極、上記ストレージ電極および上記セルプレート
電極の上面および側面がシリコン窒化膜でそれぞれ被覆
されている。
【0026】本発明の一態様においては、上記MOSト
ランジスタがフィールドシールド素子分離構造によって
素子分離されており、上記フィールドシールド素子分離
構造のフィールドシールド電極の上面および側面がシリ
コン窒化膜で被覆されている。
ランジスタがフィールドシールド素子分離構造によって
素子分離されており、上記フィールドシールド素子分離
構造のフィールドシールド電極の上面および側面がシリ
コン窒化膜で被覆されている。
【0027】また、本発明の半導体装置の製造方法は、
半導体基板上に絶縁膜を介して多結晶半導体膜を形成
し、上記多結晶半導体膜上に多結晶窒化半導体膜を形成
することにより、上記多結晶半導体膜と上記多結晶窒化
半導体膜との積層構造を形成する工程を少なくとも2回
有する。
半導体基板上に絶縁膜を介して多結晶半導体膜を形成
し、上記多結晶半導体膜上に多結晶窒化半導体膜を形成
することにより、上記多結晶半導体膜と上記多結晶窒化
半導体膜との積層構造を形成する工程を少なくとも2回
有する。
【0028】
【作用】本発明では、多結晶半導体膜の上に多結晶窒化
半導体膜を形成しているため、故障解析において希フッ
酸溶液やバッファードフッ酸溶液でウエットエッチング
を行うに当たって、多結晶窒化半導体膜がエッチングス
トッパ膜として機能するため、オーバーエッチングを行
っても必要以上に層間絶縁膜や多結晶半導体膜がエッチ
ング除去されることがなくなる。
半導体膜を形成しているため、故障解析において希フッ
酸溶液やバッファードフッ酸溶液でウエットエッチング
を行うに当たって、多結晶窒化半導体膜がエッチングス
トッパ膜として機能するため、オーバーエッチングを行
っても必要以上に層間絶縁膜や多結晶半導体膜がエッチ
ング除去されることがなくなる。
【0029】例えば、DRAMにおいて、ゲート電極、
ストレージ電極およびセルプレート電極の上面および側
面がシリコン窒化膜でそれぞれ被覆されていることによ
り、シリコン窒化膜がエッチング保護膜として機能す
る。
ストレージ電極およびセルプレート電極の上面および側
面がシリコン窒化膜でそれぞれ被覆されていることによ
り、シリコン窒化膜がエッチング保護膜として機能す
る。
【0030】
【実施例】以下、本発明をDRAMに適用した一実施例
につき図面を参照して説明する。
につき図面を参照して説明する。
【0031】図1は本発明の一実施例のDRAMの部分
概略断面図である。図1において、素子形成領域(メモ
リセル領域)には、MOSトランジスタ2およびキャパ
シタ3からなるDRAMメモリセルが形成されている。
概略断面図である。図1において、素子形成領域(メモ
リセル領域)には、MOSトランジスタ2およびキャパ
シタ3からなるDRAMメモリセルが形成されている。
【0032】MOSトランジスタ2は、P型シリコン基
板1上にゲート酸化膜4を介して形成されたゲート電極
5と、シリコン基板1表面のゲート電極5両側に形成さ
れた一対のN型不純物拡散層であるソース6およびドレ
イン7とを有している。ゲート電極5の上にはシリコン
酸化膜36が形成されている。また、キャパシタ3は、
ドレイン7に電気的に接続されたストレージ電極8と、
ストレージ電極8に対向して形成されたセルプレート電
極9と、これら両電極に挟まれた誘電体膜10とから構
成されている。MOSトランジスタ2およびキャパシタ
3は層間絶縁膜11に覆われており、層間絶縁膜11上
にはコンタクト孔41でソース6に接続されたアルミ配
線12aがパターン形成されている。
板1上にゲート酸化膜4を介して形成されたゲート電極
5と、シリコン基板1表面のゲート電極5両側に形成さ
れた一対のN型不純物拡散層であるソース6およびドレ
イン7とを有している。ゲート電極5の上にはシリコン
酸化膜36が形成されている。また、キャパシタ3は、
ドレイン7に電気的に接続されたストレージ電極8と、
ストレージ電極8に対向して形成されたセルプレート電
極9と、これら両電極に挟まれた誘電体膜10とから構
成されている。MOSトランジスタ2およびキャパシタ
3は層間絶縁膜11に覆われており、層間絶縁膜11上
にはコンタクト孔41でソース6に接続されたアルミ配
線12aがパターン形成されている。
【0033】素子分離領域(フィールド領域)には、多
結晶シリコン膜からなるシールドゲート電極16と、シ
ールドゲート酸化膜17と、シリコン基板1とからなる
MOS構造によってフィールドシールド素子分離構造が
形成されている。
結晶シリコン膜からなるシールドゲート電極16と、シ
ールドゲート酸化膜17と、シリコン基板1とからなる
MOS構造によってフィールドシールド素子分離構造が
形成されている。
【0034】シールドゲート電極16の上にはシリコン
酸化膜18および層間絶縁膜11が形成されている。シ
ールドゲート電極16は接地されたアルミ配線12bと
コンタクト孔42で接続されることにより常時0V(グ
ランド)の一定電位に保たれている。この結果、シール
ドゲート電極16の直下のシリコン基板1表面での寄生
チャネルの形成が防止されるので、隣接するメモリセル
間を電気的に分離することができる。
酸化膜18および層間絶縁膜11が形成されている。シ
ールドゲート電極16は接地されたアルミ配線12bと
コンタクト孔42で接続されることにより常時0V(グ
ランド)の一定電位に保たれている。この結果、シール
ドゲート電極16の直下のシリコン基板1表面での寄生
チャネルの形成が防止されるので、隣接するメモリセル
間を電気的に分離することができる。
【0035】図1において、多結晶シリコン窒化膜5
1、52はシールドゲート電極16を被覆している。多
結晶シリコン窒化膜53、54は、ゲート電極5を被覆
している。また、多結晶シリコン窒化膜55はセルプレ
ート電極9を被覆しており、多結晶シリコン窒化膜56
はストレージ電極8を被覆している。
1、52はシールドゲート電極16を被覆している。多
結晶シリコン窒化膜53、54は、ゲート電極5を被覆
している。また、多結晶シリコン窒化膜55はセルプレ
ート電極9を被覆しており、多結晶シリコン窒化膜56
はストレージ電極8を被覆している。
【0036】次に、図1のDRAMの製造方法を図2〜
図8を参照して説明する。
図8を参照して説明する。
【0037】まず、図2(a)に示すシリコン基板1の
上に、図2(b)に示すように、膜厚50nm程度のシ
ールドゲート酸化膜17を熱酸化法で形成する。
上に、図2(b)に示すように、膜厚50nm程度のシ
ールドゲート酸化膜17を熱酸化法で形成する。
【0038】次に、図2(c)に示すように、シールド
ゲート酸化膜17の上に膜厚100nm程度の多結晶シ
リコン膜44を減圧CVD法で形成し、ドーパントとし
てP(リン)をドープする。しかる後、多結晶シリコン
膜44の上に膜厚20nm程度の多結晶シリコン窒化膜
51を減圧CVD法で形成する。
ゲート酸化膜17の上に膜厚100nm程度の多結晶シ
リコン膜44を減圧CVD法で形成し、ドーパントとし
てP(リン)をドープする。しかる後、多結晶シリコン
膜44の上に膜厚20nm程度の多結晶シリコン窒化膜
51を減圧CVD法で形成する。
【0039】次に、図2(d)に示すように、多結晶シ
リコン窒化膜51上に膜厚200nm程度のシリコン酸
化膜18を減圧CVD法で形成する。
リコン窒化膜51上に膜厚200nm程度のシリコン酸
化膜18を減圧CVD法で形成する。
【0040】次に、図3(a)に示すように、メモリセ
ル領域のシリコン酸化膜18を、フォトレジスト(図示
せず)をマスクとして用いエッチング除去する。しかる
後、フォトレジストを除去する。
ル領域のシリコン酸化膜18を、フォトレジスト(図示
せず)をマスクとして用いエッチング除去する。しかる
後、フォトレジストを除去する。
【0041】次に、図3(b)に示すように、エッチン
グされたシリコン酸化膜18をマスクとして多結晶シリ
コン膜44をエッチング除去し、多結晶シリコン膜44
からなるシールドゲート電極16を形成する。引き続
き、シリコン基板1上の全面に膜厚20nm程度の多結
晶シリコン窒化膜52を減圧CVD法で形成する。
グされたシリコン酸化膜18をマスクとして多結晶シリ
コン膜44をエッチング除去し、多結晶シリコン膜44
からなるシールドゲート電極16を形成する。引き続
き、シリコン基板1上の全面に膜厚20nm程度の多結
晶シリコン窒化膜52を減圧CVD法で形成する。
【0042】次に、図3(c)に示すように、シリコン
基板1の全面にシリコン酸化膜45を200nm程度さ
らに堆積させる。
基板1の全面にシリコン酸化膜45を200nm程度さ
らに堆積させる。
【0043】次に、図3(d)に示すように、シリコン
基板1全面に堆積させたシリコン酸化膜45をエッチバ
ックすることによって、シールドゲート電極16の側面
にシリコン酸化膜45からなるサイドウォール酸化膜1
9を形成する。これにより、シールドゲート酸化膜1
7、シリコン酸化膜18、シールドゲート電極16およ
びサイドウォール酸化膜19からなるフィールドシール
ド素子分離構造が形成される。
基板1全面に堆積させたシリコン酸化膜45をエッチバ
ックすることによって、シールドゲート電極16の側面
にシリコン酸化膜45からなるサイドウォール酸化膜1
9を形成する。これにより、シールドゲート酸化膜1
7、シリコン酸化膜18、シールドゲート電極16およ
びサイドウォール酸化膜19からなるフィールドシール
ド素子分離構造が形成される。
【0044】次に、図4(a)に示すように、シリコン
基板1の上に膜厚17nm程度のゲート酸化膜4を熱酸
化法で形成する。
基板1の上に膜厚17nm程度のゲート酸化膜4を熱酸
化法で形成する。
【0045】次に、図4(b)に示すように、リン
(P)をドープした膜厚200nm程度の多結晶シリコ
ン膜35を減圧CVD法で全面に形成する。しかる後、
多結晶シリコン膜35上全面に膜厚20nm程度の多結
晶シリコン窒化膜53を減圧CVD法で形成する。
(P)をドープした膜厚200nm程度の多結晶シリコ
ン膜35を減圧CVD法で全面に形成する。しかる後、
多結晶シリコン膜35上全面に膜厚20nm程度の多結
晶シリコン窒化膜53を減圧CVD法で形成する。
【0046】次に、図4(c)に示すように、多結晶シ
リコン窒化膜53の上全面に膜厚200nm程度のシリ
コン酸化膜36を減圧CVD法で形成する。
リコン窒化膜53の上全面に膜厚200nm程度のシリ
コン酸化膜36を減圧CVD法で形成する。
【0047】次に、図4(d)に示すように、ゲート配
線形状にシリコン酸化膜36が残存するように、フォト
レジスト(図示せず)をマスクとして用いてシリコン酸
化膜36を選択的にエッチング除去する。しかる後、フ
ォトレジストを除去する。
線形状にシリコン酸化膜36が残存するように、フォト
レジスト(図示せず)をマスクとして用いてシリコン酸
化膜36を選択的にエッチング除去する。しかる後、フ
ォトレジストを除去する。
【0048】次に、図5(a)に示すように、エッチン
グされたシリコン酸化膜36をマスクとして、多結晶シ
リコン窒化膜53および多結晶シリコン膜35をエッチ
ングし、多結晶シリコン膜35からなるゲート電極5を
形成する。
グされたシリコン酸化膜36をマスクとして、多結晶シ
リコン窒化膜53および多結晶シリコン膜35をエッチ
ングし、多結晶シリコン膜35からなるゲート電極5を
形成する。
【0049】次に、図5(b)に示すように、加速エネ
ルギー30keV、ドーズ量1.5×1013cm-2の条
件でゲート電極5およびシールドゲート電極16をマス
クとしてリン(P)をイオン注入し、メモリセル領域に
形成されるMOSトランジスタ2のLDD層(N- )
(図示せず)を形成する。しかる後、全面に膜厚20n
m程度の多結晶シリコン窒化膜54を減圧CVD法で形
成する。
ルギー30keV、ドーズ量1.5×1013cm-2の条
件でゲート電極5およびシールドゲート電極16をマス
クとしてリン(P)をイオン注入し、メモリセル領域に
形成されるMOSトランジスタ2のLDD層(N- )
(図示せず)を形成する。しかる後、全面に膜厚20n
m程度の多結晶シリコン窒化膜54を減圧CVD法で形
成する。
【0050】次に、図5(c)に示すように、減圧CV
D法によって多結晶シリコン窒化膜54上の全面にシリ
コン酸化膜37を200nm程度堆積させる。
D法によって多結晶シリコン窒化膜54上の全面にシリ
コン酸化膜37を200nm程度堆積させる。
【0051】次に、図5(d)に示すように、全面に堆
積させたシリコン酸化膜37をエッチバックすることに
よって、ゲート電極5の側面にサイドウォール酸化膜3
8を形成する。
積させたシリコン酸化膜37をエッチバックすることに
よって、ゲート電極5の側面にサイドウォール酸化膜3
8を形成する。
【0052】次に、図6(a)に示すように、加速エネ
ルギー50keV、ドーズ量3.0×1015cm-2の条
件でゲート電極5およびシールドゲート電極16をマス
クとして砒素(As)をイオン注入し、素子形成領域に
形成されるMOSトランジスタのソース6およびドレイ
ン7を形成する。
ルギー50keV、ドーズ量3.0×1015cm-2の条
件でゲート電極5およびシールドゲート電極16をマス
クとして砒素(As)をイオン注入し、素子形成領域に
形成されるMOSトランジスタのソース6およびドレイ
ン7を形成する。
【0053】次に、図6(b)に示すように、全面に膜
厚200nm程度の多結晶シリコン膜39を、ドレイン
7と接するように減圧CVD法で形成する。
厚200nm程度の多結晶シリコン膜39を、ドレイン
7と接するように減圧CVD法で形成する。
【0054】次に、図6(c)に示すように、加速エネ
ルギー50keV、ドーズ量3.0×1015cm-2の条
件で砒素(As)を多結晶シリコン膜39にイオン注入
する。
ルギー50keV、ドーズ量3.0×1015cm-2の条
件で砒素(As)を多結晶シリコン膜39にイオン注入
する。
【0055】次に、図6(d)に示すように、フォトレ
ジスト(図示せず)をマスクとしたドライエッチングに
より多結晶シリコン膜39をパターニングして、キャパ
シタの下部電極であるストレージ電極8を形成する。
ジスト(図示せず)をマスクとしたドライエッチングに
より多結晶シリコン膜39をパターニングして、キャパ
シタの下部電極であるストレージ電極8を形成する。
【0056】次に、図7(a)に示すように、誘電体膜
である膜厚11nmの多結晶シリコン窒化膜56を全面
に形成する。なお、誘電体膜はONO膜などのシリコン
酸化膜とシリコン窒化膜との積層膜でもよい。
である膜厚11nmの多結晶シリコン窒化膜56を全面
に形成する。なお、誘電体膜はONO膜などのシリコン
酸化膜とシリコン窒化膜との積層膜でもよい。
【0057】次に、図7(b)に示すように、全面にリ
ン(P)をドープした膜厚120nm程度の多結晶シリ
コン膜40を減圧CVD法で形成する。
ン(P)をドープした膜厚120nm程度の多結晶シリ
コン膜40を減圧CVD法で形成する。
【0058】次に、図7(c)に示すように、フォトレ
ジスト(図示せず)をマスクとして用いたドライエッチ
ングによって多結晶シリコン窒化膜56および多結晶シ
リコン膜40をパターニングして、キャパシタの上部電
極であるセルプレート電極9を形成する。これによっ
て、ストレージ電極8、多結晶シリコン窒化膜56およ
びセルプレート電極9からなるキャパシタ3が形成され
る。しかる後、全面に膜厚20nm程度の多結晶シリコ
ン窒化膜55を減圧CVD法で形成する。
ジスト(図示せず)をマスクとして用いたドライエッチ
ングによって多結晶シリコン窒化膜56および多結晶シ
リコン膜40をパターニングして、キャパシタの上部電
極であるセルプレート電極9を形成する。これによっ
て、ストレージ電極8、多結晶シリコン窒化膜56およ
びセルプレート電極9からなるキャパシタ3が形成され
る。しかる後、全面に膜厚20nm程度の多結晶シリコ
ン窒化膜55を減圧CVD法で形成する。
【0059】次に、図8(a)に示すように、膜厚50
nm程度のシリコン酸化膜および膜厚600nm程度の
BPSG膜を全面に堆積し、温度950℃でリフロー熱
処理を行うことによって、層間絶縁膜11を形成する。
nm程度のシリコン酸化膜および膜厚600nm程度の
BPSG膜を全面に堆積し、温度950℃でリフロー熱
処理を行うことによって、層間絶縁膜11を形成する。
【0060】次に、図8(b)に示すように、フォトレ
ジスト(図示せず)をマスクとして用いたドライエッチ
ングによって、層間絶縁膜11のソース6上部分にシリ
コン基板1に達するコンタクト孔41を開孔するととも
に、シールドゲート酸化膜17部分にシールドゲート電
極16に達するコンタクト孔42を開孔する。
ジスト(図示せず)をマスクとして用いたドライエッチ
ングによって、層間絶縁膜11のソース6上部分にシリ
コン基板1に達するコンタクト孔41を開孔するととも
に、シールドゲート酸化膜17部分にシールドゲート電
極16に達するコンタクト孔42を開孔する。
【0061】次に、図8(c)に示すように、シリコン
基板1全面に膜厚500nm程度のアルミ薄膜43をス
パッタ蒸着させる。しかる後、このアルミ薄膜43をパ
ターニングすることによってアルミ配線12a、12b
を形成し、図1に示すようなDRAMメモリセルが完成
する。
基板1全面に膜厚500nm程度のアルミ薄膜43をス
パッタ蒸着させる。しかる後、このアルミ薄膜43をパ
ターニングすることによってアルミ配線12a、12b
を形成し、図1に示すようなDRAMメモリセルが完成
する。
【0062】以上のように製造されたDRAMにおい
て、故障解析を行うために膜構造除去を実施した。
て、故障解析を行うために膜構造除去を実施した。
【0063】まず、液温150℃の硫酸および過酸化水
素水の1:1混合液を用いてアルミ配線12a、12b
を5分間エッチングし、これを完全に除去する。次に、
液温170℃のKOH溶液により全面を1分間エッチン
グする(エッチング1)。このとき、アルミ配線12a
が他の多結晶シリコン配線とショートしていれば、その
多結晶シリコン配線の一部がKOH溶液によってエッチ
ングされる。次に、液温25℃のバッファードフッ酸溶
液により10分間のエッチングを行い、層間絶縁膜11
を完全に除去する。このとき、多結晶シリコン窒化膜5
5がバッファードフッ酸溶液に対するエッチングストッ
パ膜として機能するため、エッチング時間を十分なオー
バーエッチングを行えるような時間に設定することがで
きる。
素水の1:1混合液を用いてアルミ配線12a、12b
を5分間エッチングし、これを完全に除去する。次に、
液温170℃のKOH溶液により全面を1分間エッチン
グする(エッチング1)。このとき、アルミ配線12a
が他の多結晶シリコン配線とショートしていれば、その
多結晶シリコン配線の一部がKOH溶液によってエッチ
ングされる。次に、液温25℃のバッファードフッ酸溶
液により10分間のエッチングを行い、層間絶縁膜11
を完全に除去する。このとき、多結晶シリコン窒化膜5
5がバッファードフッ酸溶液に対するエッチングストッ
パ膜として機能するため、エッチング時間を十分なオー
バーエッチングを行えるような時間に設定することがで
きる。
【0064】次に、液温190℃のリン酸溶液を用いて
10分間エッチングし、多結晶シリコン窒化膜55を除
去する。次に、液温170℃のKOH溶液により再び全
面を1分間エッチングし(エッチング2)、セルプレー
ト電極9を除去する。さらに、液温190℃のリン酸溶
液を用いて多結晶シリコン窒化膜56を10分間のエッ
チングにより完全に除去する。この段階で、ストレージ
電極8の表面を電子顕微鏡により観察したところ、スト
レージ電極8の一部に円形のエッチング跡が確認され
た。これは、(エッチング2)により、セルプレート電
極9とストレージ電極8との間にショートが発生してい
たことを示している。また、ピンホール以外のエッチン
グ跡は一切観察されなかった。
10分間エッチングし、多結晶シリコン窒化膜55を除
去する。次に、液温170℃のKOH溶液により再び全
面を1分間エッチングし(エッチング2)、セルプレー
ト電極9を除去する。さらに、液温190℃のリン酸溶
液を用いて多結晶シリコン窒化膜56を10分間のエッ
チングにより完全に除去する。この段階で、ストレージ
電極8の表面を電子顕微鏡により観察したところ、スト
レージ電極8の一部に円形のエッチング跡が確認され
た。これは、(エッチング2)により、セルプレート電
極9とストレージ電極8との間にショートが発生してい
たことを示している。また、ピンホール以外のエッチン
グ跡は一切観察されなかった。
【0065】次に、液温170℃のKOH溶液により再
び全面を1分間エッチングし(エッチング3)、ストレ
ージ電極8を除去する。次に、液温25℃のバッファー
ドフッ酸溶液により10分間のエッチングを行う。この
とき、多結晶シリコン窒化膜51、52、53、54が
バッファードフッ酸溶液に対するエッチングストッパ膜
として機能するため、エッチング時間を十分なオーバー
エッチングを行えるような時間に設定することができ
る。次に、液温190℃のリン酸溶液を用いて10分間
エッチングし、多結晶シリコン窒化膜51、52、5
3、54を除去する。この段階で、ゲート電極5および
シールドゲート電極16の表面を電子顕微鏡により観察
したところ、ゲート電極5およびシールドゲート電極1
6それぞれの一部にKOH溶液によるエッチング跡が確
認された。ゲート電極5に見られたエッチング跡はスト
レージ電極8側に発生していたことから、(エッチング
3)の段階で発生したものであり、ゲート電極5とスト
レージ電極8との間でショートしていたことを示してい
る。
び全面を1分間エッチングし(エッチング3)、ストレ
ージ電極8を除去する。次に、液温25℃のバッファー
ドフッ酸溶液により10分間のエッチングを行う。この
とき、多結晶シリコン窒化膜51、52、53、54が
バッファードフッ酸溶液に対するエッチングストッパ膜
として機能するため、エッチング時間を十分なオーバー
エッチングを行えるような時間に設定することができ
る。次に、液温190℃のリン酸溶液を用いて10分間
エッチングし、多結晶シリコン窒化膜51、52、5
3、54を除去する。この段階で、ゲート電極5および
シールドゲート電極16の表面を電子顕微鏡により観察
したところ、ゲート電極5およびシールドゲート電極1
6それぞれの一部にKOH溶液によるエッチング跡が確
認された。ゲート電極5に見られたエッチング跡はスト
レージ電極8側に発生していたことから、(エッチング
3)の段階で発生したものであり、ゲート電極5とスト
レージ電極8との間でショートしていたことを示してい
る。
【0066】また、シールドゲート電極16に見られた
エッチング跡は、アルミ配線12a側に発生していたこ
とから、(エッチング1)の段階で発生したものであ
り、シールドゲート電極16とアルミ配線12aとの間
でショートしていたことを示している。
エッチング跡は、アルミ配線12a側に発生していたこ
とから、(エッチング1)の段階で発生したものであ
り、シールドゲート電極16とアルミ配線12aとの間
でショートしていたことを示している。
【0067】最後に、液温170℃のKOH溶液により
再び1分間エッチングし(エッチング4)、ゲート電極
5とシールドゲート電極16とを除去する。次に、液温
25℃のバッファードフッ酸溶液により2分間のエッチ
ングをしてから、シリコン基板1の表面を電子顕微鏡に
より観察したところ、ゲート電極5の下層に位置するシ
リコン基板1の一部に正方形の窪み(ピット)が確認さ
れた。これは、ゲート酸化膜4が絶縁耐圧不良を起こし
ており、ピンホールが発生していたことを示しており、
(エッチング4)の段階でピットが発生したものであ
る。なお、ピットが正方形状をしているのは、シリコン
基板1が面方位(100)の単結晶シリコンウェハを使
用していたため、KOH溶液で異方性エッチングが行わ
れたからである。
再び1分間エッチングし(エッチング4)、ゲート電極
5とシールドゲート電極16とを除去する。次に、液温
25℃のバッファードフッ酸溶液により2分間のエッチ
ングをしてから、シリコン基板1の表面を電子顕微鏡に
より観察したところ、ゲート電極5の下層に位置するシ
リコン基板1の一部に正方形の窪み(ピット)が確認さ
れた。これは、ゲート酸化膜4が絶縁耐圧不良を起こし
ており、ピンホールが発生していたことを示しており、
(エッチング4)の段階でピットが発生したものであ
る。なお、ピットが正方形状をしているのは、シリコン
基板1が面方位(100)の単結晶シリコンウェハを使
用していたため、KOH溶液で異方性エッチングが行わ
れたからである。
【0068】本実施例では、従来見られたKOHによる
ピンホール形状以外のエッチング痕跡は一切確認されな
かった。これは、すなわち、従来のような必要領域以外
の層間絶縁膜や多結晶シリコン膜をエッチングすること
が全くなかったことを示している。
ピンホール形状以外のエッチング痕跡は一切確認されな
かった。これは、すなわち、従来のような必要領域以外
の層間絶縁膜や多結晶シリコン膜をエッチングすること
が全くなかったことを示している。
【0069】以上説明したように、本実施例のDRAM
においては、セルプレート電極9やストレージ電極8や
ゲート電極5やシールドゲート電極16などの多結晶シ
リコン膜の上に接するように多結晶シリコン窒化膜を形
成している。従って、故障解析における希フッ酸溶液ま
たはバッファードフッ酸溶液などによるウエットエッチ
ングを行う際に、多結晶シリコン窒化膜がエッチングス
トッパ膜として機能するので、オーバーエッチングを行
っても従来のように必要以上に層間絶縁膜や多結晶シリ
コン膜をエッチング除去してしまうことが全くなくなっ
た。なお、多結晶シリコン窒化膜の代わりにシリコン窒
化膜を用いてもよい。
においては、セルプレート電極9やストレージ電極8や
ゲート電極5やシールドゲート電極16などの多結晶シ
リコン膜の上に接するように多結晶シリコン窒化膜を形
成している。従って、故障解析における希フッ酸溶液ま
たはバッファードフッ酸溶液などによるウエットエッチ
ングを行う際に、多結晶シリコン窒化膜がエッチングス
トッパ膜として機能するので、オーバーエッチングを行
っても従来のように必要以上に層間絶縁膜や多結晶シリ
コン膜をエッチング除去してしまうことが全くなくなっ
た。なお、多結晶シリコン窒化膜の代わりにシリコン窒
化膜を用いてもよい。
【0070】従って、KOHによるエッチングを行って
もショートしている箇所以外のセルプレート電極9、ス
トレージ電極8、ゲート電極5およびシールドゲート電
極16などは、一切エッチングされることがなく、ショ
ート箇所を明確にすることができるようになる。このた
め、従来のように、故障解析における膜構造除去作業に
おける失敗が全くなくなるので、故障解析時間を飛躍的
に短くすることが可能になる。また、確実に膜構造を除
去できるために、従来行われていた機械的な研磨手法と
の併用を行う必要がなくなる。
もショートしている箇所以外のセルプレート電極9、ス
トレージ電極8、ゲート電極5およびシールドゲート電
極16などは、一切エッチングされることがなく、ショ
ート箇所を明確にすることができるようになる。このた
め、従来のように、故障解析における膜構造除去作業に
おける失敗が全くなくなるので、故障解析時間を飛躍的
に短くすることが可能になる。また、確実に膜構造を除
去できるために、従来行われていた機械的な研磨手法と
の併用を行う必要がなくなる。
【0071】なお、本発明は上述の実施例に限定される
ものではなく、例えばDRAM以外のEEPROMなど
の半導体装置に適用するなど、様々な設計変更が可能で
ある。
ものではなく、例えばDRAM以外のEEPROMなど
の半導体装置に適用するなど、様々な設計変更が可能で
ある。
【0072】
【発明の効果】以上説明したように、本発明によると、
多結晶半導体膜の上に多結晶窒化半導体膜の積層構造を
少なくとも2層、別工程で形成しているので、KOH溶
液等を使用した故障解析において、必要箇所以外の層間
絶縁膜や多結晶半導体膜のエッチングを防止することが
でき、故障解析の精度を向上させることが可能になる。
多結晶半導体膜の上に多結晶窒化半導体膜の積層構造を
少なくとも2層、別工程で形成しているので、KOH溶
液等を使用した故障解析において、必要箇所以外の層間
絶縁膜や多結晶半導体膜のエッチングを防止することが
でき、故障解析の精度を向上させることが可能になる。
【図1】本発明の一実施例のDRAMの概略構造を示す
断面図である。
断面図である。
【図2】図1のDRAMの製造工程を説明するための断
面図である。
面図である。
【図3】図1のDRAMの製造工程を説明するための断
面図である。
面図である。
【図4】図1のDRAMの製造工程を説明するための断
面図である。
面図である。
【図5】図1のDRAMの製造工程を説明するための断
面図である。
面図である。
【図6】図1のDRAMの製造工程を説明するための断
面図である。
面図である。
【図7】図1のDRAMの製造工程を説明するための断
面図である。
面図である。
【図8】図1のDRAMの製造工程を説明するための断
面図である。
面図である。
【図9】従来のDRAMの概略構造を示す断面図であ
る。
る。
1 シリコン基板 2 MOSトランジスタ 3 キャパシタ 4 ゲート酸化膜 5 ゲート電極 6 ソース 7 ドレイン 8 ストレージ電極 9 セルプレート電極 10 誘電体膜 11 層間絶縁膜 12a、12b アルミ配線 16 シールドゲート電極 17 シールドゲート酸化膜 18、36 シリコン酸化膜 41、42 コンタクト孔 51、52、53、54、55、56 多結晶シリコン
窒化膜
窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 // H01L 21/66 H01L 27/10 681D
Claims (5)
- 【請求項1】 多結晶半導体膜上に多結晶窒化半導体膜
が形成された積層構造が少なくとも2つ形成されている
ことを特徴とする半導体装置。 - 【請求項2】 上記多結晶半導体膜が多結晶シリコン膜
であり、上記多結晶窒化半導体膜が多結晶シリコン窒化
膜であることを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】 多結晶シリコン膜からなるゲート電極を
有するMOSトランジスタと、このMOSトランジスタ
の一対の不純物拡散層の一方に接続された多結晶シリコ
ン膜からなるストレージ電極およびこれに誘電体膜を介
して対向する多結晶シリコン膜からなるセルプレート電
極を有するキャパシタとを備えた半導体装置において、 上記ゲート電極、上記ストレージ電極および上記セルプ
レート電極の上面および側面がシリコン窒化膜でそれぞ
れ被覆されていることを特徴とする半導体装置。 - 【請求項4】 上記MOSトランジスタがフィールドシ
ールド素子分離構造によって素子分離されており、上記
フィールドシールド素子分離構造のフィールドシールド
電極の上面および側面がシリコン窒化膜で被覆されてい
ることを特徴とする請求項3に記載の半導体装置。 - 【請求項5】 半導体基板上に絶縁膜を介して多結晶半
導体膜を形成し、上記多結晶半導体膜上に多結晶窒化半
導体膜を形成することにより、上記多結晶半導体膜と上
記多結晶窒化半導体膜との積層構造を形成する工程を少
なくとも2回有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7196150A JPH0927600A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7196150A JPH0927600A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0927600A true JPH0927600A (ja) | 1997-01-28 |
Family
ID=16353048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7196150A Withdrawn JPH0927600A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0927600A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19805692A1 (de) * | 1997-06-27 | 1999-01-07 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
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1995
- 1995-07-07 JP JP7196150A patent/JPH0927600A/ja not_active Withdrawn
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