KR100216674B1 - 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법 - Google Patents

폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법 Download PDF

Info

Publication number
KR100216674B1
KR100216674B1 KR1019950019151A KR19950019151A KR100216674B1 KR 100216674 B1 KR100216674 B1 KR 100216674B1 KR 1019950019151 A KR1019950019151 A KR 1019950019151A KR 19950019151 A KR19950019151 A KR 19950019151A KR 100216674 B1 KR100216674 B1 KR 100216674B1
Authority
KR
South Korea
Prior art keywords
polysilicon
pillar
deprocessing
residual
contact
Prior art date
Application number
KR1019950019151A
Other languages
English (en)
Other versions
KR970003748A (ko
Inventor
구정회
김철홍
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019950019151A priority Critical patent/KR100216674B1/ko
Priority to DE19626026A priority patent/DE19626026A1/de
Priority to TW085107886A priority patent/TW318950B/zh
Priority to CN96111009A priority patent/CN1147146A/zh
Priority to JP8191396A priority patent/JPH0922932A/ja
Priority to GB9613789A priority patent/GB2302987B/en
Publication of KR970003748A publication Critical patent/KR970003748A/ko
Application granted granted Critical
Publication of KR100216674B1 publication Critical patent/KR100216674B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

본 발명은 기판에 디파인되어 있는 폴리실리콘을 통해 콘택의 크기 및 위치 등의 불량 발생 여부를 직접적으로 정확히 확인할 수 있는 개선된 디프로세싱 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 절연막을 일부 식각하여 콘택된 폴리실리콘 기둥의 상단부를 노출시키는 제1단계; 상기 노출된 폴리실리콘 기둥의 상단부를 플라즈마 식각하는 제2단계; 잔류 절연막을 습식식각하되, 후속 린스 및 건조 단계에서 잔류 폴리실리콘 기둥을 물리적으로 제거 가능하도록 장시간 동안 습식식각을 행하는 제3단계; 및 린스 및 건조를 행하므로써 순수 유입과 질소 가스 압력에 의해 상기 잔류 폴리실리콘 기둥을 제거하고 그 기둥의 저부인 얇은 폴리실리콘을 기판상의 콘택 부위에 잔류시키는 제4단계를 포함하여 이루어진다.

Description

폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법
제1도는 종래방법에 따른 불량분석 상태를 나타내는 평면도.
제2(a)도 내지 제2(d)도는 본 발명의 일실시예에 다른 불량분석을 위한 디프로세싱 과정을 나타내는 단면도.
제3도는 본 발명에 따른 불량분석 상태를 나타내는 평면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘기판 22 : 필드산화막
23 : 게이트산화막 24 : 제1폴리실리콘막
25 : 게이트스페이서산화막 26 : 소스/드레인접합영역
27 : 제1층간산화막 28 : 제2폴리실리콘막
29 : 제2층간산화막 31 : 제3폴리실리콘막
32 : 캐패시터의 유전막 33 : 제4폴리실리콘막
본 발명은 반도체소자 제조시 발생되는 불량을 분석하는 방법에 관한 것으로, 특히 폴리실리콘 콘택에서 발생하는 불량원인을 확인하기 위하여 이를 드러내는 디프로세싱(deprocessing) 방법에 관한 것이다.
반도체소자의 집적도가 크게 증가하면서 제한된 면적에서 충분한 충전용량을 확보하기 위하여 각층 구조는 3차원적인 복잡한 구조로 변모되어 있다. 따라서 고집적화된 층구조에서 발생되는 불량들을 드러내기 위한 디프로세싱 기술의 고도화가 요구된다.
종래에는 폴리실리콘 콘택의 불량발생 여부를 분석하기 위해서, 시편을 단면 제작하여 관찰하였다. 그러나 단면 관찰 방법은 시편제작 과정상 불량부위(failure site)에 정확하게 접근하기가 어렵고 분석할 수 있는 영역이 매우 국소적이라는 단점이 있다.
또한, 층별 디프로세싱 방법이 제안되고 있는데, 이 방법은 폴리실리콘막을 제거한 후 실리콘기판에 남겨진 식각된 자국(pits)을 관찰함으로써 오픈불량 여부를 확인하는 것으로, 오픈 여부의 직접적인 관찰이 불가능하고 제1도에서 보는 바와 같이 식각과정에서 콘택 자국이 실제보다 확대되어 나타난다. 따라서 실제 콘택크기와 정렬된 위치는 확인이 어렵고 같은 불량모드에서 발생 가능한 불량메커니즘을 분석하는데 있어서도 분석과정을 연관시켜 진행시킬 수 없는 단점이 있다.
상기와 같이 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은 기판에 디파인(define)되어 있는 폴리실리콘를 통해 콘택의 크기 및 위치 등의 불량 발생 여부를 직접적으로 정확히 확인할 수 있는 개선된 디프로세싱 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체소자의 폴리실리콘 콘택에서 발생한 불량을 분석하기 위한 디프로세싱 방법에 있어서, 절연닥을 일부 식각하여 콘택된 폴리실리콘 기둥의 상단부를 노출시키는 제1단계; 상기 노출된 폴리실리콘 기둥의 상단부를 플라즈마 식각하는 제2단계, 잔류 절연막을 습식식각하되, 후속 린스 및 건조 단계에서 잔류 폴리실리콘 기둥을 물리적으로 제거 가능하도록 장시간 동안 습식식각을 행하는 제3단계; 및 린스 및 건조를 행하므로써 순수 유입과 질소 가스 압력에 의해 상기 잔류 폴리실리콘 기둥을 제거하고 그 기둥의 저부인 얇은 폴리실리콘을 기판상의 콘택 부위에 잔류시키는 제4단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명차기로 한다.
제2(a)도 내지 제2(d)도는 본 발명의 일실시예에 따른 폴리실리콘 콘택 불량분석을 위한 디프로세싱 방범을 나타내는 공정 단면도이다.
DRAM 셀의 폴리실리콘 콘택에서 발생한 불량부위를 드러내기 위해, 보호막과 이 중금속배선을 종래와 같은 디프로세싱 방법에 의해 제거하여, 먼저 제2(a)도에 도시된 바와 같은 단면을 형성한다. 제2(a)도에서 도면부호 21은 실리콘기판, 22는 필드 산화막, 23은 게이트산화막, 24는 게이트전극용 제1폴리실리콘막, 25는 게이트스페이서산화막, 26은 소스/드레인접합영역, 27은 제1층간산화막, 26은 비트라인용 제2 폴리실리콘막, 29는 제2층간산화막, 31은 캐패시터의 전하저장전극용 제3폴리실리콘막, 32는 캐패시터의 유전막, 33은 캐패시터의 플레이트전극용 제4폴리실리콘막을 각각 나타낸다.
계속해서, 제2(b)도에 도시된 바와 같이 캐패시터의 윙(wing) 부분을 제거하고 제2층간산화막(29)을 식각하여 기판에 콘택된 제2 및 제3폴리실리콘막(28, 31)의 기둥 상단부가 노출되도록 한다.
다음으로, 제2(c)도에 도시된 바와 같이, 플라즈마 식각(RF 전력: 200w, CF4:40m1/sec와 조금의 O2혼합)으로 드러난 기둥 상단부의 폴리실리콘막들(28,31,33)을 식각한다.
이후, 제2(d)도는 본 발명의 특징적 구성을 나타내는 부분으로서, 도면에 도시된 바와 같이, HF 용액을 사용하여 잔존해 있는 층간산화막들을 모두 제거하는데. 이때 층간산화막들을 장시간동안 충분하게 식각하면 린스 및 건조 과정에서 순수(DI water) 유입과 질소(N2)가스 압력에 의해 물리적으로 잔류하는 폴리실리콘막의 기둥은 제거되게 된다. 한편, 폴리실리콘 콘택을 형성하는 공정에서 폴리실리콘막이 기판 바닥에 파고들면서 증착되므로 층간산화막 식각과정에서 기판에는 폴리실리콘 기둥의 저부가 충격을 받지 않고 얇게 잔류하게 된다. 따라서 이러한 상태로 폴리실리콘 콘택의 실제 크기를 확인할 수 있다.
제3도는 앞서 설명한 공정으로 제작된 시편을 SEM으로 촬영한 상태의 평면도로서, 본 발명은 디프로세싱에 의해 콘택된 폴리실리콘을 제거하여 그 콘택 자국으로 콘택의 위치 및 크기를 측정하는 것이 아니고, 린스 과정에서 콘택된 폴리실리콘의 골격을 제거하고 콘택부위에 아주 얇은 폴리실리콘막을 잔류시켜, 그 디파인된 잔류 폴리실리콘막에 의해 콘택 크기 및 콘택 위치 등의 불량 여부를 분석하는 것이다. 즉, 본 발명은 제3도에 나타나듯이 종래의 제1도와 같은 문제(콘택 크기가 실제보다 확대되어 나타나는 문제)를 방지할 수 있다.
상기와 같이 본 발명은 기판에 디파인(define) 되어있는 폴리실리콘으로 오픈성 여부의 상태를 확인할 수 있으므로 불량분석의 정확도가 뛰어나고, 폴리실리콘 콘택의 위치 및 크기를 정확히 확인할 수 있을 뿐만 아니라 기판에서 발생하는 불량 메커니즘들의 분석도 가능한 잇점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (3)

  1. 반도체소자의 폴리실리콘 콘택에서 발생한 불량을 분석하기 위한 디프로세싱 방법에 있어서 , 절연막을 일부 식각하여 콘택된 폴리실리콘 기둥의 상단부를 노출시키는 제1단계 ; 상기 노출된 폴리실리콘 기둥의 상단부를 플라즈마 식각하는 제2단계; 잔류 절연막을 습식식각하되, 후속 린스 및 건조 단계에서 잔류 폴리실리콘 기둥을 물리적으로 제거 가능하도록 장시간 동안 습식식각을 행하는 제3단계; 및 린스 및 건조를 행하되, 상기 잔류 폴리실리콘 기둥을 물리적으로 제거하면서 그 기둥의 저부인 얇은 폴리실리콘을 기판상의 콘택 부위에 잔류시키도록, 순수 유입과 질소 가스 압력을 조절하여 상기 린스 및 건조를 행하는 제4단계를 포함하여 이루어진 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법.
  2. 제1항에 있어서, 상기 습식식각은 HF 용액에서 실시함을 특징으로 하는 폴리실리콘 콘택의 불량 분석을 위한 개선된 디프로세싱 방법.
  3. 제1항 또는 제2항에 있어서, 상기 플라즈마 식각은 CF4와 O2가스의 분위기에서 실시함을 특징으로 하는 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법.
KR1019950019151A 1995-06-30 1995-06-30 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법 KR100216674B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019950019151A KR100216674B1 (ko) 1995-06-30 1995-06-30 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법
DE19626026A DE19626026A1 (de) 1995-06-30 1996-06-28 Rückbearbeitungsverfahren zum Analysieren eines Fehlverhaltens in einer Halbleitervorrichtung
TW085107886A TW318950B (ko) 1995-06-30 1996-06-29
CN96111009A CN1147146A (zh) 1995-06-30 1996-06-30 关于分析半导体器件失效的剥层处理方法
JP8191396A JPH0922932A (ja) 1995-06-30 1996-07-01 半導体装置の不良分析のためのデプロセシング方法
GB9613789A GB2302987B (en) 1995-06-30 1996-07-01 Method for analyzing failure in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950019151A KR100216674B1 (ko) 1995-06-30 1995-06-30 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법

Publications (2)

Publication Number Publication Date
KR970003748A KR970003748A (ko) 1997-01-28
KR100216674B1 true KR100216674B1 (ko) 1999-09-01

Family

ID=19419494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950019151A KR100216674B1 (ko) 1995-06-30 1995-06-30 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법

Country Status (6)

Country Link
JP (1) JPH0922932A (ko)
KR (1) KR100216674B1 (ko)
CN (1) CN1147146A (ko)
DE (1) DE19626026A1 (ko)
GB (1) GB2302987B (ko)
TW (1) TW318950B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100533387B1 (ko) * 1998-06-10 2006-01-27 매그나칩 반도체 유한회사 반도체소자의 역공정 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033994A (en) * 1997-05-16 2000-03-07 Sony Corporation Apparatus and method for deprocessing a multi-layer semiconductor device
AT409429B (de) 1999-07-15 2002-08-26 Sez Semiconduct Equip Zubehoer Verfahren zum ätzbehandeln von halbleitersubstraten zwecks freilegen einer metallschicht
CN100340851C (zh) * 2003-02-18 2007-10-03 华为技术有限公司 一种小型元器件解剖方法
CN101769876B (zh) * 2008-12-29 2015-10-14 中芯国际集成电路制造(上海)有限公司 在半导体器件中进行失效分析的方法
CN102253325B (zh) * 2010-05-21 2013-07-31 中芯国际集成电路制造(上海)有限公司 一种芯片失效分析方法
CN102254844B (zh) * 2010-05-21 2013-06-19 武汉新芯集成电路制造有限公司 一种存储器芯片位线失效分析方法
CN102565680B (zh) * 2010-12-27 2016-09-14 无锡华润上华半导体有限公司 半导体器件的失效分析方法
CN103776668B (zh) * 2012-10-26 2016-03-09 中芯国际集成电路制造(上海)有限公司 半导体器件主动区失效分析样品的制备方法
CN105092620B (zh) * 2015-06-02 2018-06-26 武汉新芯集成电路制造有限公司 一种半导体器件失效分析方法
CN106876296A (zh) * 2017-01-03 2017-06-20 航天科工防御技术研究试验中心 一种半导体器件失效定位方法
CN108037431B (zh) * 2017-11-16 2020-02-14 长江存储科技有限责任公司 一种用于标定3d nand产品位线短接缺陷的方法
TWI738568B (zh) * 2020-11-18 2021-09-01 汎銓科技股份有限公司 一種故障分析用的半導體試片的製備方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4836883A (en) * 1988-06-07 1989-06-06 Advanced Micro Devices, Inc. Method of performing electrical reject selection
US5214283A (en) * 1991-07-23 1993-05-25 Sgs-Thomson Microelectronics, Inc. Method of determining the cause of open-via failures in an integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100533387B1 (ko) * 1998-06-10 2006-01-27 매그나칩 반도체 유한회사 반도체소자의 역공정 방법

Also Published As

Publication number Publication date
TW318950B (ko) 1997-11-01
CN1147146A (zh) 1997-04-09
JPH0922932A (ja) 1997-01-21
DE19626026A1 (de) 1997-01-23
GB2302987B (en) 1999-09-15
GB2302987A (en) 1997-02-05
GB9613789D0 (en) 1996-09-04
KR970003748A (ko) 1997-01-28

Similar Documents

Publication Publication Date Title
KR100216674B1 (ko) 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법
US6437411B1 (en) Semiconductor device having chamfered silicide layer and method for manufacturing the same
US5907772A (en) Method of producing cylindrical storage node of stacked capacitor in memory cell
KR100197114B1 (ko) 메모리 소자 집적 다이의 층결함의 3차원 검사 방법
KR100188822B1 (ko) 반도체장치 및 그의 제조방법
US6673640B2 (en) Method of manufacturing semiconductor device for evaluation capable of evaluating crystal defect using in-line test by avoiding using preferential etching process
US5498871A (en) Method for analyzing the defectiveness of semiconductor device
US7052624B2 (en) Manufacturing method for an electronic device, and the electronic device
KR0123851B1 (ko) 반도체소자에서 반도체기판의 결함분석방법
JP2000036491A (ja) 半導体装置の製造方法
KR100233561B1 (ko) 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법
KR100611109B1 (ko) 반도체 장치의 콘택홀 검사 방법
JPH08203872A (ja) コンタクトホールの形成方法及び半導体装置
CN113394127B (zh) 3d存储器桥接结构的关键尺寸的监测方法
KR20010066391A (ko) 반도체장치의 콘택전극 정렬을 분석하기 위한 시편 제조방법
KR960011259B1 (ko) 반도체 소자의 분석 방법
JPH01286432A (ja) 絶縁膜の欠陥の検出方法
KR950008248B1 (ko) 반도체 소자의 캐패시터 제조방법
JPH10200071A (ja) 半導体装置及び欠陥検出方法
KR100390827B1 (ko) 반도체소자에서의 콘택 플러그간의 단락 여부 확인을 위한 테스트 패턴 및 그 제조방법
KR100328696B1 (ko) 반도체 소자의 제조방법
KR100280523B1 (ko) 반도체소자의 콘택홀 형성방법
KR100798803B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR100318436B1 (ko) 반도체 소자의 폴리사이드 전극 형성방법
KR19980028655A (ko) 중합체 제거용 세정액 및 이를 사용하는 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080527

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee