KR100233331B1

KR100233331B1 - 신호천이검출회로

Info

Publication number: KR100233331B1
Application number: KR1019960072180A
Authority: KR
Inventors: 요시아키 마쯔우라
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1996-03-22
Filing date: 1996-12-19
Publication date: 1999-12-01
Also published as: US5796674A; JPH09261021A; JP3109986B2; KR970067363A

Abstract

한 세트의 직렬접속된 N형 MOSFET(1,3) 및 한 세트의 직렬접속된 N형 MOSFET(2,4)가 P형 MOSFET(5)의 풀업노드(e1)와 GND 사이에 서로 병렬로 접속된다.

한 세트의 직렬접속된 P형 MOSFET(11,13) 및 한 세트의 직렬접속된 P형 MOSFET(12,14)가 전원공급라인(VDD)과 N형 MOSFET(15)의 풀다운노드(f1) 사이에 서로 병렬로 접속된다. 풀다운노드(f1)는 N형 MOSFET(16)의 게이트에 접속되고, 풀업노드(a1)는 인버터(17)의 입력게이트에 접속된다. 각 트랜지스터에 입력된 신호의 천이는 인버터의 출력(OUT)으로 펄스신호를 발생시키도록 검출된다. 게이트신호(b1)는 인버터 1단분만큼 게이트신호(a1)에 대해 지연되고, 게이트신호(c1)는 인버터 3단분만큼 게이트신호(a1)에 대해 지연되며, 게이트신호(d1)는 인버터 3단분만큼 게이트신호(b1)에 대해 지연된다. 따라서, 충분한 펄스폭을 갖는 신호가 전단에서의 펄스폭 또는 파형정형을 연장시키지 않고 미세입력펄스에 대해 발생될 수 있다.

Description

신호천이검출회로

제1도는 본 발명의 실시예 1의 신호천이검출회로와 그 신호천이검출회로의 다수의 신호들 사이의 디레이 관계를 나타낸 전기회로도.

제2도는 제1도의 신호천이검출회로의 타이밍챠트.

제3(a)도는 내지 제3(c)도는 제1도의 신호천이검출회로의 펄스입력신호(L레벨 펄스)의 출력펄스폭을 종래회로의 경우의 출력펄스폭과 비교하여 나타낸 다이어그램.

제4(a)도 내지 4(c)도는 제1도의 신호천이검출회로의 펄스입력신호(H레벨 펄스)의 출력펄스폭을 종래회로의 경우의 출력펄스폭과 비교하여 나타낸 다이어그램.

제5도는 본 발명의 실시예 2의 신호천이검출회로와 그 신호천이검출회로의 다수의 신호들 사이의 디레이 관계를 나타낸 전기회로도.

제6도는 제5도의 신호천이검출회로의 타이밍챠트.

제7도는 제5도의 신호천이검출회로의 다른 타이밍챠트.

제8도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제9도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제10도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제11도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제12도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제13도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제14도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제15도는 제5도의 신호천이검출회로의 또 다른 타이밍챠트.

제16도는 제1도에 도시된 실시예 1의 신호천이검출회로를 포함하는 등가회로도.

제17도는 제16도에 포함된 실시예 1의 다른 신호천이검출회로를 나타낸 전기회로도.

제18도는 제5도에 도시된 실시예 2의 신호천이검출회로를 포함하는 등가회로도.

제19도는 종래의 신호천이검출회로와 그 신호천이검출회로의 다수의 신호들 사이의 디레이 관계를 나타낸 전기회로도.

제20도는 종래의 신호천이검출회로의 타이밍챠트.

제21도는 종래의 신호천이검출회로의 다른 타이밍챠트.

제22도는 종래의 신호천이검출회로의 사용예를 나타낸 전기회로도.

제23도는 제22도의 사용예에서의 타이밍챠트.

제24도는 종래의 신호천이검출회로를 이용하는 DRAM의 회로구성을 나타낸 블록도.

제25도는 제24도의 회로구성에서 스테틱컬럼모드의 타이밍챠트.

제26도는 종래의 신호천이검출회로의 또 다른 타이밍챠트; 및 제27도는 종래의 신호천이검출회로의 또 다른 타이밍챠트이다.

[발명의 목적]

본 발명은 예컨대 DRAM, SRAM, 또는 EEEPROM등의 반도체 메모리 장치의 입력 어드레스등의 입력신호 천이를 검출하는 신호천이검출회로에 관한 것이다.

[발명이 속하는 기술분야 및 그 분야의 종래기술]

상기한 신호천이검출회로로는 종래 제19도에 도시된 것이 알려져 있다. 이 신호천이검출회로(100)에는, 풀업용 P형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)((105)의 드레인과 GND 사이에, 신호(N1,N3)가 각각의 게이트로 입력되는 2개의 N형 MOSFET(101,103)를 직렬접속한 것과, 풀업용 P형 MOSFET(105)의 드레인과 GND 사이에, 신호(N2,N4)가 각각의 게이트로 입력되는 2개의 N형 MOSFET(102,104)를 직렬접속한 것이 병렬로 접속되어 있다. 풀업용의 P형 MOSFET(105)의 게이트전극은 GND에 접속되어 등가적으로 부하저항으로서 동작하며, 풀업노드(신호 N5)는 통상 “H”레벨로 충전되어 있다. 상기 신호 N5는 인버터(106)에 공급되며, 인버터(106)는 입력신호를 반전시켜 출력신호(OUT)를 출력하도록 구성된다. 또한, P형 MOSFET(105)의 소스전극은 정의 전원공급라인(VDD)에 접속된다.

이 신호검출회로에 공급되는 신호는 제19도에 나타낸 바와같이 지연회로(110)에서 생성된다. 즉, 신호(N3)는 신호(N1)보다 인버터(111,112,113)로 인해 3단의 디레이를 가지며, 신호(N4)는 신호(N2)보다 인버터(112,113,114)로 인해 3단의 디레이를 갖는다. 또한, 인버터(111)에 의한 신호(N1)의 변환에 의해 얻어진 출력이 신호(N2)로 된다.

제20도는 신호천이검출회로의 타이밍챠트를 나타낸다. 신호(N1)는 도시된 바와같이 천이(L→H→L)되며, 그 신호(N1)에 대해, 신호(N2)는 인버터 1단의 디레이후(H→L→H)로 천이된다. 또한, 신호(N3)는 신호(N1)에 대해 인버터 3단의 디레이후에 (H→L→H)로 천이되고, 신호(N4)는 신호(N1)에 대해 인버터 4단의 디레이후에 (L→H→L)로 천이된다.

이 상태에서, 신호(N1)가 L→H레벨로 천이될 때, 인버터 3단만큼 신호(N3)가 디레이되어 H레벨로 되기 때문에, 신호(N1,N3)가 일정기간동안 H레벨상태로 되어, 2개의 직렬접속된 N형 MOSFET(101,103)의 게이트들에 각각 신호(N1,N2)가 공급되는 동안에, 상기 N형 MOSFET가 온으로 되고, 신호(N5)를 제공하는 풀업노드의 전하가 방전되어 그의 전위가 L레벨로 된다. 그후, 신호(N3)가 H→L레벨로 천이될 때, N형 MOSFET(103)가 오프되고, 신호(N5)를 제공하는 풀업노드가 다시 충전된다. 이러한 방식으로, 신호(N5)의 레벨이 일시적으로 L레벨로 되어, 인버터(106)가 H레벨 펄스를 제공하는 출력신호(OUT)를 생성한다. P형 MOSFET(105)의 등가저항치가 비교적 높기 때문에, 풀업 노드의 충방전 동작에는 시간이 꽤 걸리게되고, 천이경사가 완만하게 된다. 인버터(106)의 출력은 그의 임계치를 기준으로 출력이 급격하게 변화되며, 따라서 출력신호(OUT)도 급격하게 변화한다.

이어서 신호(N1)가 H→L레벨로 천이하면, 신호(N2)는 L→H레벨로 천이하고 신호(N4)는 H→L레벨로 천이한다. 이 과정에서, 신호(N4)는 신호(N2)에 대해 인버터 3단분의 지연을 갖는다. 양 신호(N2,N4)의 전위들은 일정기간 H레벨로 유지되며, 2개의 직렬접속된 N형 MOSFET(102,104)의 게이트들에 신호(N2,N4)가 공급되어, 모두 온으로 된다. 따라서, 신호(N5)를 제공하는 풀업노드의 전하가 방출되어 전위는 L레벨로 된다. 그후, 신호(N4)가 H→L레벨로 천이하면, N형 MOSFET(104)가 오프되어, 신호(N5)를 제공하는 풀업노드가 다시 충전된다. 이와같이 신호(N5)가 일시적으로 L레벨를 취하므로, 인버터(106)는 H레벨펄스인 신호(OUT)를 출력한다.

제21도는 신호(N1)가 H→L→H레벨로 천이되는 경우에 있어서, 신호천이검출회로의 타이밍챠트를 나타낸다. 이 경우에도, 마찬가지로, 인버터(106)는 출력신호(OUT)를 출력한다.

상기한 신호천이검출회로가 어드레스 천이 검출회로(Address Transition Detector)로서 이용되고 DRAM, SRAM, EEPROM등의 반도체메모리의 입력어드레스회로에 접속되는 경우에, 입력어드레스의 천이에 따라 검출 신호가 발생된다. 따라서, 그 검출 신호를 이용하여 어드레스 천이에 따라 데이터를 액세스할 수 있다.

제22도는 이 경우의 접속예를 나타낸다. 제23도는 그의 동작 타이밍 챠트이다. 입력 어드레스는 어드레스버퍼(120)의 게이트(121)의 제어신호(φA, φA)가 L 및 H레벨일 때 입력어드레스가 어드레스버퍼(120)의 래치(122)를 통과하여 ATD회로(130)에 입력된다. 따라서, 시각(t1)에서 입력어드레스가 천이되면, 어드레스천이 검출신호를 형성하는 ATD신호가 출력된다. 또한, 어드레스버퍼(120)의 제어신호(φA, φA)가 각각 H 및 L레벨로 천이될때의 시각(t2)에서 입력어드레스는 어드레스버퍼(120)의 래치(122)에 래치된다. 따라서, ATD회로(130)의 입력신호(N1)는 소정 논리값을 취한다.

그러나, 제23도에서는, 시각(t2)에서 H레벨의 입력 어드레스가 래치(122)에 신호(N1)로서 래치된후 시각(t3)에서 L레벨로 천이되며, 그후 시각(t4)에서 어드레스버퍼(120)의 제어신호(φA, φA)가 L→H 및 H→L레벨로 되고, 래치가 다시 해제된 직후의 시각(t5)에서 입력어드레스가 다시 L→H레벨로 천이되는 경우에는, 신호(N1)의 파형이 L레벨의 미세펄스 형태로 된다. 이와같이 펄스폭이 충분하지 않은 펄스를 종래의 신호천이검출회로에 입력하면, 검출신호(ATD신호)의 펄스폭이 통상적인 경우에 비해 작게되어 불충분한 상태로 되며, ATD신호로 제어되는 타회로에서 오동작이 초래되는 문제가 있다. 이 문제는 ATD회로(130)의 전단에서, 펄스폭의 신장 또는 파형정형을 행하면 해결될 수 있지만, 회로구성 또는 타이밍조정이 복잡하게 될 우려가 있다.

또한, 상기 신호천이검출회로는 상기한 바와같이 반도체메모리의 입력어드레스에 접속되어 어드레스 천이에 따라 데이터를 독출할 수 있음으로써, 스테틱컬럼모드등에 이용된다. 제24도 및 제25도에 일예로서 DRAM(140)의 스테틱컬럼모드의 메모리셀데이타의 독출방법을 나타낸다. 제24도는 메모리셀(141), 로우 어드레스 디코더(142), 컬럼 어드레스 디코더(143), 센스증폭기(144), 및 메모리셀 선택용 제2 센스 증폭기(145)를 포함하는 구성을 나타내고 있다. 제25도는 스테틱컬럼모드의 타이밍챠트를 나타낸다.

RAS(Row Address Strobo)에 로우 어드레스를 입력하고, 로우어드레스 "RiRjRk"가 로우 어드레스 디코더(142)에 입력되면, 선택된 워드선(W1)이 기립되어, 각 컬럼에서 워드선(W1)에 접속된 메모리셀(141)의 데이터가 비트선으로 독출된다. 그후, (SE 신호가 L레벨이고 RSTOL 신호가 H레벨일 때) 비트선 데이터가 검출된다.

입력어드레스가 천이되고, 컬럼어드레스 "CiCj"가 입력되면, 어드레스천이검출회로가 어드레스천이를 검출하여 ATD신호를 발생한다. 그 ATD신호와 컬럼어드레스 CiCj의 조합에 의해, 선택된 CST1이 H레벨로 되고, 비트선(BB1, B1＃)과 데이터선(data, data＃)이 접속되어 데이터선(data, data＃)에서 데이터가 독출된다. 이어서, ATD신호(펄스)에 반응하여 MAE신호가 출력되고, 제2센스증폭기(145)가 동작되어, Rdata선에서 데이터가 독출된다.

그러나, 상기 ATD회로(130)에서는, 인버터 3단분의 디레이보다 짧은 폭의 입력펄스에 대해 충분한 폭의 출력펄스신호(검출신호)가 얻어지지 않는다. 예컨대, 제26도 및 제27도에 도시된 바와같이, 인버터 1단분의 디레이폭(t)을 가진 입력펄스용 신호(OUT)가 인버터 1단분과 동일한 양만큼의 지연폭(t)만을 갖게 될 뿐이어서, 펄스폭이 불충분하게 된다. 이와같이 ATD회로(130)의 펄스폭이 불충분하게되면, ATD회로(130)에 의해 제어되는 회로의 오동작을 야기할 수 있다. 예컨대, 제24도에 도시된 회로구성에서는, CST1의 펄스폭이 불충분하게 되어, 비트선과 데이터선 사이의 접속이 불충분하게 된다. 또한, MAE의 펄스폭이 불충분하게 되어, 제2센스 증폭기(145)의 오동작을 초래할 수 있다.

ATD회로의 종래기술로는, 상기한 것 외에, 일본국 공개 특허 공보 85-187993호 및 일본국 특허 공개 공보 92-74381호가 알려져 있다. 그러나, 상기한 종래기술의 회로는 노이즈에 의한 오동작 방지를 위한 것으로 짧은 펄스폭의 입력신호에 대해 천이검출을 행하지 않고, 고속으로 변화하는 신호의 천이를 검출할 수 없다.

[발명이 이루고자 하는 기술적 과제]

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하려는 것으로서, 전단에서 펄스폭의 신장 또는 파형 정형을 행하지 않고, 미세 펄스의 입력에 대해 충분한 펄스폭의 신호를 발생시킬 수 있는 신호천이검출회로를 제공하는 것을 목적으로 한다.

본 발명에 의하면, 입력신호에 따라 제1신호에 대한 제2 내지 제4신호의 지연시간이 제2신호에서 제4신호의 순서로 커지게 되도록 4종의 신호가 발생된다. 제1검출회로는 입력신호가 제1의 논리레벨에서 제2의 논리레벨로 천이하는 상태를 제1신호 및 제3신호에 대해 미리 결정된 논리 레벨의 제1조합상태로서 검출한다. 제2검출회로는 입력신호가 제2의 논리레벨에서 제1의 논리레벨로 천이하는 상태를, 제2신호 및 제4신호에 대해 미리 결정된 논리레벨의 제2조합상태로서 검출한다.

제3검출회로는 제1신호 및 제3신호에 대해 상기 제1조합과 다른 논리레벨을 갖는 제3조합상태를 검출한다. 따라서, 제3조합상태에서는, 제2조합상태와 마찬가지로 입력신호가 제2의 논리레벨에서 제1의 논리레벨로 천이하는 상태를 검출한다. 제1신호 및 제3신호의 변화는 제2신호 및 제4입력신호의 변화보다도 선행함으로써, 제3검출회로는 제2검출회로보다도 먼저 입력신호가 제2의 논리레벨에서 제1의 논리레벨로 천이하는 상태를 검출할 수 있다.

제4검출회로는 제2신호 및 제4신호에 대해, 논리레벨이 제2조합상태와 각각 다른 제4조합상태를 검출한다. 따라서, 제4조합상태에서는, 제1조합 상태와 마찬가지로 입력신호가 제1의 논리레벨에서 제2의 논리레벨로 천이하는 상태를 검출한다. 제2신호 및 제4신호의 변화는 제1신호 및 제3신호의 입력신호 변화보다도 지연됨으로써, 제4검출회로는 입력신호가 제1의 논리레벨에서 제2의 논리레벨로 천이하는 상태를 제1검출회로보다 지연시켜 검출할 수 있다.

출력회로는 제1검출회로 내지 제4검출회로들이 상기 제1 내지 제4조합상태중 적어도 하나를 검출할때만 소정 논리레벨의 출력을 생성한다. 입력신호의 논리레벨의 천이는 제1 및 제4검출회로, 제2 및 제3검출회로 사이에서 각각 시간차를 두고 검출된다. 이 방법으로, 미세 펄스폭의 입력신호에 대해 충분한 펄스폭의 신호를 출력으로서 발생시킬 수 있다. 따라서, 입력측의 전단에서 펄스폭의 신장 또는 파형 정형을 행하지 않고, 확실하게 입력신호의 논리레벨의 천이를 검출할 수 있다.

본 발명의 신호천이검출회로는 신호(a1) 및 그 신호(a1)보다 인버터 3단분의 디레이를 갖는 신호(c1)가 각각 입력되는 제1 AND 게이트 및 제1 OR 게이트, 상기 신호(a1)보다 인버터 1단분의 지연을 갖는 신호(b1)와 그 신호(b1)보다 인버터 3단분의 지연을 갖는 신호(d1)가 각각 입력되는 제2 AND 게이트 및 제2 OR 게이트, 상기 제1 AND 게이트의 출력과 제2 AND 게이트의 출력이 입력되는 NOR 게이트, 상기 제1 OR 게이트의 출력과 제2 OR 게이트의 출력이 입력되는 NAND 게이트, 상기 NAND 게이트의 출력이 공급되는 결합 트랜지스터, 및 상기 결합 트랜지스터의 출력 및 NOR 게이트의 출력이 풀업노드를 통해 접속된 입력 게이트를 갖는 인버터를 구비하고, 그에 의해 상기 목적을 달성한다.

본 발명의 신호천이검출회로는 다음과 같이 구성될 수 있다. 즉, 제2도전형의 P형 풀업 트랜지스터의 풀업노드가 인버터의 입력측에 접속된다. 상기 풀업 노드와 전원의 제2측의 GND 사이에, 2개의 제1도전형의 N형 트랜지스터를 직렬접속한 것을 한 세트로 구성한 두 세트의 소자들이 각각 병렬로 접속된다. 이 소자들을 제1세트의 트랜지스터 및 제2세트의 트랜지스터라 한다. 제1세트의 트랜지스터들에서, GND측의 N형 트랜지스터의 입력 신호(c1)가 풀업노드측의 N형 트랜지스터의 입력신호(a1)에 대해 인버터 3단분의 지연을 갖는다. 제2세트의 트랜지스터에 있어서, 풀업노드측의 N형 트랜지스터의 입력 신호(b1)가 제1세트의 트랜지스터의 풀업노드측의 N형 트랜지스터의 입력신호(a1)에 대해 인버터 1단분의 지연을 갖는다. 또한, GND측의 N형 트랜지스터의 입력 신호(d1)가 풀업노드측의 N형 트랜지스터의 입력신호(a1)에 대해 인버터 3단분의 지연을 갖는다. 상기 인버터의 입력에 출력이 접속된 결합 트랜지스터를 가지며, 그 결합 트랜지스터의 입력에 풀다운 트랜지스터의 풀다운노드가 접속된다. 상기 풀다운노드와 전원의 제1측의 전원공급라인(VDD) 사이에, 2개의 P형 트랜지스터를 직렬접속한 3세트, 제4세트의 트랜지스터들이 병렬로 접속된다. 제3세트의 트랜지스터들에서, VDD측의 P형 트랜지스터의 입력 신호(a1)가 제1세트의 트랜지스터의 풀업노드측의 트랜지스터의 입력신호(a1)와 동일하게 된다. 상기 제3세트측의 트랜지스터에서 풀다운 노드측의 P형 트랜지스터의 입력 신호(c1)가 입력신호(a1)에 대해 인버터 3단분의 지연을 갖는다. 제4세트의 소자에 있어서, 전원공급라인(VDD)측의 P형 트랜지스터의 입력 신호(b1)가 제3세트의 소자의 전원의 제1측의 입력신호(a1)에 대해 인버터 1단분의 지연을 갖는다. 상기 제4세트의 트랜지스터에서 풀다운 노드측의 트랜지스터의 입력 신호(d1)가 VDD측의 P형 트랜지스터의 입력신호(b1)에 대해 인버터 3단분의 지연을 가지도록 구성될 수 있다.

본 발명의 신호천이검출회로는 신호(a2) 및 그 신호(a2)보다 인버터 2단분의 지연을 갖는 신호(c2)가 입력되는 제1 XOR 게이트, 상기 신호(a1)보다 인버터 1단분의 지연을 갖는 신호(c2)와 상기 신호(a2)보다 인버터 3단분의 지연을 갖는 신호(d2)를 입력하는 제2 XOR 게이트, 상기 제1 XOR 게이트의 출력과 제2 XOR 게이트의 출력이 입력되는 AND 게이트, 및 상기 AND 게이트의 출력을 풀업노드를 통해 공급하는 인버터를 구비함에 의해 상기 목적을 달성한다.

본 발명의 신호천이검출회로는 다음과 같이 구성될 수 있다. 즉, 제2도전형의 P형 트랜지스터와 제1도전형의 N형 트랜지스터를 직렬접속한 소자를 4개 구비한다. 각 소자에서 상기 N형 트랜지스터는 전원의 제2측에서 GND에 접속된다.

각 소자의 P형 트랜지스터는 모두 풀업 트랜지스터와 출력을 전달하는 인버터에 접속된다. 제1세트의 N형 트랜지스터의 입력신호(c2)는 제1세트의 P형 트랜지스터의 입력신호(a2)보다 인버터 2단분의 지연을 갖는다. 제2세트의 N형 트랜지스터의 입력신호(a1)는 제1세트의 P형 트랜지스터의 입력신호(a2)와 동일하다. 제2세트의 P형 트랜지스터의 입력신호(c2)는 제1세트의 N형 트랜지스터의 입력신호(c2)와 동일하며 입력신호(a2)보다 인버터 2단분의 지연을 갖는다. 제3세트의 P형 트랜지스터의 입력신호(b2)는 제1세트의 P형 트랜지스터의 입력신호(a2)보다 인버터 1단분의 지연을 갖는다. 제3세트의 N형 트랜지스터의 입력신호(d2)는 입력신호(b2)보다 인버터 2단분의 지연을 갖는다. 제4세트의 N형 트랜지스터의 입력신호(b2)는 제3세트의 P형 트랜지스터의 입력신호(b2)와 동일하다. 제4세트의 P형 트랜지스터의 입력신호(d2)는 제3세트의 N형 트랜지스터의 입력신호(d2)와 동일하며 입력신호(b2)보다 인버터 2단분의 지연을 갖는다.

이하, 본 발명의 작용에 대해 설명한다.

본 발명의 신호천이검출회로는 풀업노드의 전위가 L레벨로 두 번 드로우되도록 신호들(a1,b1,c1,d1) 사이의 디레이 관계를 조정함에 의해, 출력펄스폭을 확장시킨다.

또한, 본 발명의 신호천이검출회로는 신호(a2,c2)가 불일치 또는 신호(b2,d2)가 불일치하는 경우에는, 풀업노드의 전위가 L레벨로 되도록 하여, 그의 4개의 신호들(a2,b2,c2,d2) 사이의 지연관계를 조정함에 의해 출력펄스폭을 확장시킨다.

이와같은 본 발명의 신호천이검출회로를 ATD회로로서 사용하면, 입력어드레스천이가 미세펄스화되는 경우에도 종래회로에 비해 펄스폭이 큰 ATD신호를 발생할 수 있다.

본 발명의 신호천이검출회로는 풀업노드의 전위가 두 번 L로 드로우되도록 신호들(a1,b1,c1,d1) 사이의 디레이 관계를 조정함에 의해, 전단에서 펄스폭의 신장 또는 파형정형을 행하지 않고, 출력펄스폭이 확장된다.

또한, 본 발명의 신호천이검출회로는 신호(a2,c2)가 불일치, 또는 신호(b2,d2)가 불일치되는 경우에는, 풀업노드의 전위가 L레벨로 드로우되도록 하여, 그의 4개의 신호들(a2,b2,c2,d2) 사이의 디레이 관계를 조정함에 의해, 전단에서 펄스폭의 신장 또는 파형정형을 행하지 않고, 출력펄스폭을 확장시킬 수 있다.

이와같은 본 발명의 신호천이검출회로를 ATD회로로서 사용하면, 종래회로에 비해 ATD신호를 더 안정적으로 발생시킬 수 있으며, ATD신호에 의해 제어되는 회로의 동작 마진의 증대가 가능해진다.

[발명의 구성 및 작용]

본 발명의 실시예들을 도면을 참조하여 구체적으로 설명한다.

[실시예 1]

제1도는 이 실시예의 신호천이검출회로를 나타내는 구성도 및 그 신호천이검출회로에서 다수의 신호들 사이의 디레이 관계를 나타낸 도면이다. 제2도는 그 신호천이검출회로에 대한 타이밍챠트를 나타낸다.

이 실시예의 신호천이검출회로에는, 제1도에 도시된 바와같이, 풀업용 P형 MOSFET(5)의 드레인전극측의 풀업 노드(e1)와 GND 사이에, 직렬접속된 제1세트의 N형 MOSFET(1,3) 및 직렬접속된 제2세트의 N형 MOSFET(2,4)가 서로 병렬로 접속된다. N형 MOSFET(1-4)의 게이트에는 지연회로(6)에서 신호들(a1,b1,c1,d1)이 공급된다. 제1세트의 N형 MOSFET(3)의 소스전극이 GND에 접속된 N형 MOSFET(3)의 게이트신호(c1)는 풀업 노드(e1)에 드레인 전극이 접속된 N형 MOSFET(1)의 게이트신호(a1)에 대해, 인버터(6a,6b,6c)에 의한 3단분의 디레이를 갖게된다.

제2세트의 N형 MOSFET에서는, 제2세트의 N형 MOSFET(2)의 드레인전극이 풀업 노드(e1)에 접속된 N형 MOSFET(2)의 게이트신호(b1)가 풀업 노드(e1)에 드레인 전극이 접속된 N형 MOSFET(1)의 게이트신호(a1)에 대해, 인버터(6a)에 의한 1단분의 디레이를 갖게된다. 또한, N형 MOSFET(4)의 소스전극이 GND에 접속된 N형 MOSFET(4)의 게이트신호(d1)는 풀업 노드(e1)에 드레인 전극이 접속된 N형 MOSFET(2)의 게이트신호(b1)에 대해, 인버터(6b,6c,6d)에 의한 3단분의 디레이를 갖게된다.

또한, 신호천이검출회로는 전원공급라인 VDD와 N형 MOSFET(15)의 드레인 전극측의 풀다운 노드(f1)사이에, 제3세트의 직렬접속 P형 MOSFET(11,13)와 제4세트의 직렬접속 P형 MOSFET(12,14)가 서로 병렬로 접속되어 있다. 제3세트의 P형 MOSFET(11)의 소스전극이 전원공급라인(VDD)에 접속된 P형 MOSFET(11)의 게이트신호(a1)는 전술한 풀업 노드(e1)에 드레인전극이 접속된 N형 MOSFET(1)의 게이트신호(a1)와 동일하다. P형 MOSFET(13)의 드레인전극이 풀다운 노드(f1)에 접속되는 P형 MOSFET(13)의 게이트신호(c1)는 게이트신호(a1)에 대해 인버터 3단분의 디레이를 갖는다.

제4세트에 있어서, 전원공급라인(VDD)에 소스전극이 접속된 P형 MOSFET(12)의 게이트신호(b1)가 상기 제1세트의 전원공급라인(VDD)에 소스전극이 접속된 P형 MOSFET(11)의 게이트신호(a1)에 대해 인버터 1단분의 디레이를 갖는다.

또한, 풀다운노드(f1)에 드레인전극이 접속된 P형 MOSFET(14)의 게이트신호(d1)는 전원공급라인(VDD)에 소스전극이 접속된 P형 MOSFET(12)의 게이트신호(b1)에 대해 인버터 3단분의 디레이를 갖는다.

풀다운노드(f1)는, 풀업노드(e1)에 드레인전극이 접속되고 GND에 소스전극이 접속된 N형 MOSFET(16)의 게이트전극에 접속된다. 또한, 풀업노드(e1)는 인버터(17)의 입력게이트에 접속되고, 인버터(17)는 각 트랜지스터(1-4,11-14)에 입력되는 신호의 천이를 검출하여 인버터 OUT에 펄스신호를 발생시킨다.

상기한 바와같이 구성된 이 실시예의 신호천이검출회로에서는, 제2도에 도시된 바와같이, 게이트신호(a1)로서 L→H→L 레벨로 변화되는 천이신호가 입력될 때, 신호(b1)는 신호(a1)에 대해 인버터 1단분의 디레이후에, H→L→H 레벨로 천이된다. 또한, 신호(c1)는 신호(a1)에 대해 인버터 3단분의 디레이후에 H→L→H 레벨로 천이되며, 신호(d1)는 신호(a1)에 대해 인버터 4단분의 디레이후에 L→H→L 레벨로 천이된다. 풀업노드(e1)는 풀업용 P형 MOSFET(5)를 통해 전원공급라인(VDD)으로부터 통상 H레벨로 충전된다.

이 경우에, 신호(a1)가 L→H 레벨로 천이되고 신호들(a1,c1)이 모두 H레벨일 때, 풀업노드(e1)에 GND 사이에 직렬접속되고 신호들(a1,c1)이 게이트로 입력되는 N형 MOSFET(1,3)가 ON되기 때문에, 풀업노드(e1)는 방전되고 그의 레벨은 L레벨로 드로우된다. 또한, 신호들(b1,d1)이 모두 H레벨로 될 때, 풀업노드(e1)와 GND 사이에 직렬접속되며 신호들(b1,d1)이 게이트로 입력되는 N형 MOSFET(2,4)가 ON되기 때문에, 풀업노드(e1)의 레벨은 L레벨로 드로우된다. 이상의 동작은 제22도에서 후술되는 종래의 ATD회로(130)의 경우와 동일하다.

그러나, 상기 회로에서는, 전원공급라인(VDD)과 풀다운노드(f1) 사이에 직렬 접속되며, 신호(a1,c1)가 각 게이트에 입력되는 P형 MOSFET(11,13) 및 전원공급라인(VDD)과 풀다운노드(f1) 사이에 직렬접속되며 신호(b1,d1)가 각 게이트에 입력되는 P형 MOSFET(12,14)에 의해, 신호(a1,c1) 또는 신호(b1,d1)가 모두 L레벨로 될 때, 풀다운노드(f1)에 전하가 공급되도록 되어있다. 풀다운노드(f1)는 N형 MOSFET(15)를 통해 통상 GND측에서 L레벨로 되도록 방전된다.

상기한 바와같이, 신호(a1)가 L→H레벨로 천이될 때, 신호(a1,c1)가 모두 H레벨로 되고, N형 MOSFET(1,3)가 온되며, 풀업노드(e1)가 L레벨로 드로우되지만, 그후 인버터 1단분의 디레이를 거쳐 신호(b1,d1)가 모두 L레벨로 감소되며, P형 MOSFET(12,14)가 온되고, 풀다운노드(f1)의 전위가 상승된다. 이 때문에, 풀다운노드(f1)의 전위가 게이트전극으로 입력되는 N형 MOSFET(16)가 온되어, 풀업노드(e1)가 다시 L레벨로 드로우됨으로써 파선의 상태로부터 실선의 상태로 된다.

신호(a1)가 H→L레벨로 천이될때는, 신호(b1,d1)가 모두 H레벨로 되며, N형 MOSFET(2,4)가 온되고, 풀업노드(e1)가 L레벨로 드로우되지만, 그의 인버터 1단분의 디레이전에, 신호(a1,c1)가 모두 L레벨로 감소되고, P형 MOSFET(11,13)가 온되고, 풀다운노드(f1)의 전위가 상승된다. 이 때문에, 풀다운노드(f1)의 전위가 게이트전극으로 입력되는 N형 MOSFET(15)가 온되고, 풀업노드(e1)가 L레벨로 드로우되어 파선의 상태에서 실선의 상태로 된다.

상기한 바와같이, 풀업노드(e1)의 전위는 N형 MOSFET와 P형 MOSFET에 의해 다른 시간에서 2번 드로우됨으로써, 종래 회로에 비해 출력신호(OUT)의 펄스폭이 더 커지게 된다. 따라서, 입력신호가 미세 펄스의 형태로 제공되는 경우에도, 종래 회로에 비해 펄스폭이 더 큰 ATD신호를 발생시킬 수 있다.

본 발명의 회로의 펄스입력신호의 출력펄스폭을 종래회로의 경우의 출력펄스폭과 비교하여 제3(a)도 내지 3(c)도 및 제4(a)도 내지 4(c)도에 나타낸다.

제3(a)도 내지 3(c)도는 L레벨 펄스 입력의 결과를 나타낸다. 펄스폭을 0.1ns-0.25ns의 범위에서 0.05ns의 시간 간격으로 변화시킨다. (1)은 펄스폭이 0.1ns의 경우, (2)는 펄스폭이 0.15ns의 경우, (3)은 펄스폭이 0.2ns의 경우, (4)는 펄스폭이 0.25ns의 경우이다. 상기 도면에서 이해되는 바와같이, 종래회로에서는 모든 경우에 출력펄스폭이 불충분하였지만, 본 발명에 따르면 0.2ns 이상의 입력펄스폭에서 충분한 입력펄스의 출력이 얻어졌다.

제4(a)도 내지 4(c)도에 H레벨 펄스입력의 결과가 도시되며, 펄스폭을 0.1ns-0.25ns의 범위에서 0.05ns의 시간 간격으로 변화시킨다. (1)은 펄스폭이 0.1ns의 경우, (2)는 펄스폭이 0.15ns의 경우, (3)은 펄스폭이 0.2ns의 경우, (4)는 펄스폭이 0.25ns의 경우이다. 상기 도면에서 이해되는 바와같이, 종래회로에서는 모든 경우에 출력펄스폭이 불충분하였지만, 본 발명에 따르면 0.2ns 이상의 입력펄스폭에서 충분한 입력펄스의 출력이 얻어졌다.

따라서, 본 발명의 신호천이검출회로를 ATD회로로서 사용하면, 0.2ns 이상의 펄스폭의 입력신호에 대해 1ns 이상의 펄스폭의 검출신호를 발생할 수 있으므로, 인버터 체인등에 의해 ATD 신호를 전달할때의 펄스파형의 변형을 억제할 수 있다.

[실시예 2]

제5도는 이 실시예의 신호천이검출회로를 나타내며, 지연회로(20)는 3단의 인버터(20a,20c,20c)를 통해 신호의 디레이를 행한다. 이 실시예의 신호천이검출회로는 P형 MOSFET(21)와 N형 MOSFET(22)를 갖는 제1세트, P형 MOSFET(23)와 N형 MOSFET(24)를 갖는 제2세트, P형 MOSFET(25)와 N형 MOSFET(26)를 갖는 제3세트, 및 P형 MOSFET(27)와 N형 MOSFET(28)를 갖는 제4세트를 포함하며, 각 세트의 MOSFET는 그의 드레인을 통해 서로 직렬로 접속된다. 또한, N형 MOSFET(22,24,25,28)의 각 소스는 모두 공통 GND에 접속되며, P형 MOSFET(21,23,25,27)의 각 소스는 풀업을 목적으로 하는 P형 MOSFET(29)의 드레인 전극 및 출력을 전달하는 인버터(30)의 입력에 접속된 풀업노드(e2)에 접속된다.

제1세트의 N형 MOSFET(22)의 게이트신호(c2)는 제1세트의 P형 MOSFET(21)의 게이트신호(a1)보다 인버터 2단의 디레이를 갖는다.

제2세트의 P형 MOSFET(23)의 게이트신호(c2)는 제2세트의 N형 MOSFET(24)의 게이트신호(a2)보다 인버터 2단의 디레이를 갖는다.

제3세트의 P형 MOSFET(25)의 게이트신호(b2)는 인버터에 의해 반전된 제1세트의 P형 MOSFET(21)의 게이트신호(a2)이다. 제3세트의 N형 MOSFET(26)의 게이트신호(d2)는 게이트신호(b2)보다 인버터 2단의 디레이를 갖는다.

제4세트의 P형 MOSFET(27)의 게이트신호(d2)는 제4세트의 N형 MOSFET의 게이트신호(b2)에 대해 인버터 2단의 디레이를 갖는다. 인버터(30)의 출력신호(OUT)는 검출신호를 제공한다.

이와같이 구성된 본 실시예의 신호천이검출회로에서는, 제6도에 도시된 바와 같이 인버터 1단 디레이분(t)의 펄스(L→H→L 레벨)가 신호(a2)로서 입력될때에도 충분한 펄스폭의 검출신호를 발생한다. 즉, 인버터 1단 디레이분(t)의 펄스(L→H→L 레벨)가 입력되고 신호(a2)가 L→H→L 레벨로 천이될 때, 신호(b2)가 H→L→L 레벨로 천이된다. 그후, 신호(c2)가 L→H→L 레벨로 천이하며, 신호(d2)가 H→L→H레벨로 천이한다. 이 경우, 신호(a2)가 H레벨로 되고, 신호(c2)가 L레벨인 경우, 신호(a2)가 게이트전극에 입력된 N형 MOSFET(24)가 온으로 되며, 신호(c2)가 게이트전극으로 입력되는 P형 MOSFET(23)가 온되기 때문에, 풀업노드(e2)의 전위는 GND로 드로우된다.

다음, 신호(b2)가 L레벨이고, 신호(d2)가 H레벨인 경우, 신호(b2)가 게이트 전극에 접속되는 P형 MOSFET(25)가 온되고, 신호(d2)가 게이트전극에 입력되는 N형 MOSFET(26)가 온되므로, 풀업노드(e2)의 전위는 GND로 드로우된다. 또한, 신호(c2)가 H레벨이고, 신호(a2)가 L레벨인 경우, 신호(c2)가 게이트전극으로 입력되는 N형 MOSFET(22)가 온되고, 신호(a2)가 게이트전극으로 입력되는 P형 MOSFET(21)가 온되기 때문에, 풀업노드(e2)의 전위는 GND로 드로우된다.

또한, 신호(d2)가 L레벨이고, 신호(b2)가 H레벨인 경우, 신호(d2)가 게이트 전극으로 입력되는 P형 MOSFET(27)가 ON되고, 신호(b2)가 게이트로 입력되는 N형 MOSFET(28)가 온되기 때문에, 풀업노드(e2)의 전위는 GND로 드로우된다.

풀업노드(e2)가 GND로 드로우되는 한, 인버터(30)의 출력신호(OUT)는 H레벨로 되고, 충분한 펄스폭을 출력한다.

또한, 다른 입력 펄스폭(L→H→L 레벨)에서의 여러 가지 변화에 대해, 검출신호는 제7도-제10도에 나타내진 충분한 펄스폭을 얻는다. 제7도는 인버터 2단 디레이분(2t)의 펄스(L→H→L 레벨)를 신호(a2)로서 입력한 경우이고, 제8도는 인버터 3단 디레이분(3t)의 펄스(L→H→L 레벨)를 신호(a2)로서 입력시킨 경우이다. 또한 제9도는 인버터 4단 디레이분(4t)의 펄스(L→H→L 레벨)를 신호(a2)로서 입력시킨 경우이며, 제10도는 인버터 7단 디레이분(7t)의 펄스(L→H→L 레벨)를 신호(a2)로서 입력시킨 경우이다. 어느 경우에서도 충분한 펄스폭의 검출신호를 얻게된다.

제7도 및 제8도에 (L→H→L 레벨)로 도시된 바와같이, H레벨의 기간이 2t 또는 3t로 비교적 짧은 신호(b2)의 경우, 천이검출회로의 출력은 1회만 펄스를 발생한다. 이는, 천이검출을 위한 신호가 어드레스하는 경우, 상기한 비교적 짧은 어드레스(이는 H레벨이 2t 또는 3t일때)에 대응하는 메모리셀이 독출되면, 오동작의 원인으로 되기 때문에, 다음 어드레스에 대응하는 메모리셀을 독출하기 위한 신호로서, 천이검출회로의 출력신호가 동작한다. 즉, H→L 레벨로 천이하는 L레벨 신호의 어드레스에 대응하는 메모리셀을 독출하기 위한 신호를 펄스로서 1회만 출력한다.

제9도 및 제10도에 도시된 바와같이 소정 메모리셀을 독출하기 위해 (L→H→L 레벨)의 천이 시퀀스에서 H레벨의 기간이 길게 설정된 경우, L→H 레벨로 천이할 때 H 레벨신호의 어드레스에 대응하는 메모리셀을 독출하기 위한 펄스가 발생되고, H→L 레벨로 천이할 때 L 레벨 신호의 어드레스에 대응하는 메모리셀을 독출하기 위한 펄스가 발생된다. 그 결과, L→H→L 레벨로의 어드레스 천이 시퀀스에서 펄스를 2회 발생한다.

또한 제11도에 도시된 인버터 1단 디레이분의 펄스(H→L→H 레벨)를 신호(a2)로서 입력시키는 경우에도 검출신호는 충분한 펄스폭을 얻는다. 이 경우에도, 다른 펄스입력폭에 따라 (H→L→H 레벨)의 여러 가지의 천이 시퀀스에 대해, 검출신호는 제12도-제15도에 나타내진 바의 충분한 펄스폭을 얻는다. 제12도는 인버터 2단 디레이분(2t)의 펄스 (H→L→H 레벨)를 신호(a2)로서 입력시킨 경우이고, 제13도는 인버터 3단 디레이분(3t)의 펄스 (H→L→H 레벨)를 신호(a2)로서 입력시킨 경우이다. 또한 제14도는 인버터 4단 디레이분(4t)의 펄스(H→L→H 레벨)를 신호(a2)로서 입력시킨 경우이고, 제15도는 인버터 7단 디레이분(7t)의 펄스 (H→L→H 레벨)를 신호(a2)로서 입력시킨 경우이다. 모든 경우에, 충분한 펄스폭의 검출신호를 얻게된다.

따라서, 본 회로를 ATD회로로서 이용함으로써, 어드레스 천이 시간이 인버터 3단의 디레이분보다 짧은 경우에도, ATD신호는 충분한 폭을 얻을 수 있다.

실시예 1 및 2의 회로구성에 있어서는 트랜지스터를 이용한 실시예를 참조하여 설명되었다. 그러나, 본 발명은 그러한 구성으로 제한되는 것이 아니라, 제16도에 나타낸 논리회로가 등가적으로 얻어지는 한에는 임의 타입의 회로 소자를 포함하는 구성에도 적용될 수 있다. 또한, 실시예 2의 경우에도, 제18도에 나타낸 논리회로가 등가적으로 얻어지는 한에는 어떤 타입의 회로 소자라도 이용될 수 있다.

제16도에 도시된 회로구성은 신호(a1) 및 그 신호(a1)보다 인버터 3단분의 디레이를 갖는 신호(c1)가 각각 입력되는 제1 AND 게이트(31) 및 제1 OR 게이트(34), 상기 신호(a1)보다 인버터 1단분의 디레이를 갖는 신호(b1) 및 그 신호(b1)보다 인버터 3단분의 디레이를 갖는 신호(d1)가 각각 입력되는 제2 AND 게이트(32) 및 제2 OR 게이트(35), 상기 제1 AND 게이트(31)의 출력과 제2 AND 게이트(32)의 출력이 입력되는 NOR 게이트(33), 상기 제1 OR 게이트(34)의 출력과 제2 OR 게이트(35)의 출력이 입력되는 NAND 게이트(36), 상기 NAND 게이트(36)의 출력단자에 접속된 게이트단자를 갖는 N형 MOSFET(37), 및 상기 N형 MOSFET(37)의 드레인 단자 및 NOR 게이트(33)의 출력단자에 풀업노드(e2)를 통해 접속되는 입력게이트를 갖는 인버터(38)를 포함한다.

이 경우에, 제17도에 도시된 다른 구성도 가능하다. 이 회로구성의 A부분에서는, 4개의 P형 MOSFET(5a,5b,5c,5d)를 갖는 구성으로 되며, 또한 B부분에서는 4개의 N형 MOSFET(15a,15b,15c,15d)를 갖는 구성으로 되지만, 등가적으로 A부분은 제1도의 풀업용의 1개의 P형 MOSFET(5)와 동일하며, 또는 B부분은 제1도의 풀다운용의 1개의 N형 MOSFET(15)와 동일하다. 그러나, A부분 또는 B부분이 온될 때, 저항치는 낮게 된다. 따라서, 제1도의 구성에 의하면, 트랜지스터의 수를 감소시킬 수 있을 뿐만 아니라, 제17도의 A부분 및 B부분이 모두, 제1도에서 부하저항을 구성하는 것으로 고려됨으로써 펄스폭을 더욱 증대시킬 수 있다. 예컨대, 제2도에서 e1과 f1의 신호파형에 있어서, 부하저항의 도입으로 인해 천이상태가 더 길어진다.

상기한 제18도의 회로구성은 신호(a2) 및 그 신호(a2)보다 인버터 2단분의 디레이를 갖는 신호(c2)가 입력되는 제1 XOR 게이트(41), 상기 신호(a2)보다 인버터 1단분의 디레이를 갖는 신호(c2) 및 신호(a2)보다 인버터 3단분의 디레이를 갖는 신호(d2)가 입력되는 제2 XOR 게이트(42), 상기 제1 XOR 게이트(41)의 출력과 제2 XOR 게이트(42)의 출력이 입력되는 AND 게이트(43), 상기 AND 게이트(43)의 출력이 풀업노드(e2)를 통해 입력되는 인버터(44)를 포함한다.

본 발명은 그의 정신 또는 범위를 벗어나지 않고 다른 형태로 실시될 수 있다. 따라서, 상기한 실시예들은 단지 예시적인 것일뿐이며, 본 발명의 범위는 상기 한 설명내용이 아니라 첨부된 특허청구의 범위에 명시된 사항으로서, 특허청구의 범위의 균등범위에 속하는 변형 또는 변경은 모두 본 발명의 범위내에 속하는 것이다.

MOSFET 대신으로 접합 FET 또는 바이폴라 트랜지스터등의 여러 타입의 트랜지스터들이 동일하게 이용될 수 있다. N형 및 P형 트랜지스터들이 서로 대체되거나 또는 전원공급라인 VDD 및 GND의 극성이 역전되는 경우에도, 마찬가지의 기능이 실현될 수 있다. 또한, 인버터와 다른 수단을 이용하여 신호를 지연시킬 수 있다.

Claims

제1신호에 대한 제2 내지 제4신호의 지연시간이 제2신호에서 제4신호의 순서로 커지게 되도록 제1신호에서 제4신호까지의 4종의 신호를 발생시키고, 제1신호 및 제3신호, 또는 제2신호 및 제4신호에 대해 소정 논리 레벨의 제1 또는 제2조합상태를 검출하여, 입력신호의 논리레벨의 일레벨에서 타레벨, 또는 타레벨에서 일레벨로의 천이를 각각 검출하기 위한 신호천이검출회로에 있어서, 상기 제1조합상태를 검출하는 제1검출회로; 상기 제2조합상태를 검출하는 제2검출회로; 제1신호 및 제3신호에 대해 상기 제1조합과 다른 논리레벨을 갖는 제3조합상태를 검출하는 제3검출회로; 제2신호 및 제4신호에 대해 상기 제2조합과 다른 논리레벨을 갖는 제4조합상태를 검출하는 제4검출회로; 및 제1 내지 제4검출회로에 의해 상기 제1 내지 제4조합상태중 적어도 하나가 검출될때만 소정논리레벨을 출력하는 출력회로를 포함하는 것을 특징으로 하는 신호천이검출회로.
제1항에 있어서, 상기 제1신호에 대응하는 신호(a1)에 대해, 상기 제2신호에 대응하는 신호(b1), 상기 제3신호에 대응하는 신호(c1), 및 상기 제4신호에 대응하는 신호(d1)가 각각 인버터 1단분, 인버터 3단분, 및 인버터 4단분만큼 지연되며, 상기 제1검출회로는 신호(a1,c1)가 입력되는 제1 AND 게이트이며; 상기 제2검출회로는 신호(b1,d1)가 입력되는 제2 AND 게이트이며; 상기 제3검출회로는 신호(a1,c1)가 입력되는 제1 OR 게이트이며; 상기 제4검출회로는 신호(b1,d1)가 입력되는 제2 OR 게이트이고; 상기 출력회로가 : 제1 AND 게이트의 출력과 제2 AND 게이트의 출력이 입력되는 NOR 게이트; 제1 OR 게이트의 출력과 제2 OR 게이트의 출력이 입력되는 NAND 게이트; 상기 NAND 게이트의 출력이 입력되는 결합 트랜지스터; 결합 트랜지스터의 출력 및 NOR 게이트의 출력이 접속되는 풀업노드를 전원의 일측에서 충전가능한 풀업회로; 및 풀업노드의 전위가 입력되는 인버터는 포함하는 것을 특징으로 하는 신호천이검출회로.
제2항에 있어서, 상기 제1 AND 게이트 및 제2 AND 게이트는 각각 제1도전형 세트의 트랜지스터들이 상기 풀업노드와 상기 전원의 타측 사이에 직렬로 접속되도록 형성되며; 상기 제1 OR 게이트 및 제2 OR 게이트는 각각 제2도전형 세트의 트랜지스터들이 상기 풀업노드와 상기 전원의 타측 사이에 직렬로 접속되도록 형성되며; 상기 풀업회로는 저항으로서 등가적으로 동작하는 제2도전형 풀업 트랜지스터로 구성되며; 상기 NAND 게이트의 출력을 상기 전원의 타측에서 풀다운 노드로서 충전가능하고, 저항으로서 등가적으로 동작하는 풀다운 트랜지스터를 더 포함하는 것을 특징으로 하는 신호천이검출회로.
제1항에 있어서, 상기 제1신호에 대응하는 신호(a2)에 대해, 상기 제2신호에 대응하는 신호(b2), 상기 제3신호에 대응하는 신호(c2), 및 상기 제4신호에 대응하는 신호(d2)가 각각 인버터 1단분, 인버터 2단분, 및 인버터 3단분만큼 지연되며, 상기 제1 및 제3검출회로는 신호(a2,c2)가 입력되는 제1 XOR 게이트이며; 상기 제2 및 제4검출회로는 신호(b2,d2)가 입력되는 제2 XOR 게이트이며; 상기 출력회로가 : 제1 XOR 게이트의 출력과 제2 XOR 게이트의 출력이 입력되는 AND 게이트; 상기 AND 게이트의 출력을 풀업노드로서 전원의 일측에서 충전가능한 풀업회로; 및 풀업노드의 전위가 입력되는 인버터를 포함하는 것을 특징으로 하는 신호천이검출회로.
제4항에 있어서, 상기 풀업회로는 저항으로서 등가적으로 동작하는 풀업 트랜지스터이며; 상기 AND 게이트는 제1 및 제2 XOR 게이트의 출력을 직결하여 등가적으로 형성되며; 상기 제1 및 제2XOR 게이트는, 제1도전형의 트랜지스터가 전원의 타측에 배열되고 제2도전형의 트랜지스터가 상기 AND 게이트측에 배열되도록 제1 및 제2도전형의 트랜지스터들을 직렬로 접속하여 형성된 두세트의 직렬소자를 각각 포함하며, 제1 및 제2 XOR 게이트에는 각각 두세트의 직렬소자들중 하나의 제1도전형의 트랜지스터 및 다른 세트의 제2도전형의 트랜지스터에 동일신호가 공급되고, 두세트의 직렬소자들중 하나의 세트의 제2도전형의 트랜지스터 및 다른 세트의 제1도전형의 트랜지스터에 동일 신호가 공급되는 것을 특징으로 하는 신호천이검출회로.
제1항에 있어서, 반도체메모리장치용 집적회로내에 형성되며, 상기 입력신호로서 어드레스신호가 공급되는 것을 특징으로 하는 신호천이검출회로.
제6항에 있어서, 입력측에, 상기 어드레스 신호용 래치 회로가 제공되는 것을 특징으로 하는 신호천이검출회로.