JP3636477B2 - プレチャージ用出力ドライバ回路 - Google Patents
プレチャージ用出力ドライバ回路 Download PDFInfo
- Publication number
- JP3636477B2 JP3636477B2 JP33649092A JP33649092A JP3636477B2 JP 3636477 B2 JP3636477 B2 JP 3636477B2 JP 33649092 A JP33649092 A JP 33649092A JP 33649092 A JP33649092 A JP 33649092A JP 3636477 B2 JP3636477 B2 JP 3636477B2
- Authority
- JP
- Japan
- Prior art keywords
- driver
- transistor
- output
- terminal
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【産業上の利用分野】
本発明は集積回路の分野に関するものであって、更に詳細には、集積回路における出力ドライバ及びその動作方法に関するものである。
【0002】
【従来の技術】
コンピュータシステムの性能、従ってコンピュータシステムが適切に動作可能であるようなデータ処理適用場面における大きさ及び複雑性は、その集積回路構成要素の動作性能に強く依存し、特に、中央処理装置(例えば、マイクロプロセサ)及びメモリサブシステムに依存する。集積回路構成要素の速度を改良するために継続して著しい努力がなされており、尚この速度はサイクル時間及びアクセス時間として測定される。これらの時間が減少すると、特に極めて高速のアクセス時間のスタチックランダムアクセスメモリ(SRAM)などの装置の場合に、データ出力端子を一つの状態から別の状態へ駆動するために必要とされる時間は該回路の全体的なサイクル又はアクセス時間のより顕著な部分を占めるようになる。
【0003】
当該技術分野において公知の如く、システム内において実現される集積回路の出力端子は、通常、導電性回路基板ライン(線)により他の集積回路へ接続されている。通常の構成は、幾つかの集積回路に対して、バスにより相互接続させるものである。この様な抵抗及び容量を有すると共にそれに接続された他の集積回路の抵抗や容量を包含するこの様な導体により提供される負荷は極めて著しいものとなる場合がある。例えば、ほとんどのメモリ回路のアクセス時間は、30乃至100pFのオーダーの容量負荷に対して特定されている。従って、出力バッファにおける駆動トランジスタを可及的に大型のものとして製造することが一般的である。
【0004】
大型のドライバトランジスタにより与えられる極めて高速のスイッチングは、電源及び接地線へ結合する著しい過渡的なノイズを発生する。更に、最近のコンピュータシステムは最大で32ビットのデジタル情報を並列的に通信するので、多くの集積回路は同時的に8乃至32個の出力端子からデータを提供する。複数個の出力回路により発生される過渡的なノイズのレベルは、勿論、複数個の出力端子が短い(10ナノ秒未満)のインターバルで同一の状態から反対の状態へスイッチする場合に著しく増加される。勿論、これらの出力端子のうちの一つを除いた全てが同一の方向にスイッチする場合には、かなりのノイズが残りのスイッチングしない出力端子へ結合し、そこにおいた誤った状態を発生させる場合がある。
【0005】
図1を参照して、マルチ出力の最近のSRAM集積回路にとって特に適した出力ドライバ回路の一例について説明する。図1の出力ドライバ回路は、本願出願人に譲渡されている1990年10月22日付で出願された米国特許出願第601,228号に記載されている。図1の構成においては、各データ端子D0 乃至Dn がPチャンネルプルアップトランジスタ12及びNチャンネルプルダウントランジスタ14のCMOSプシュプル出力ドライバにより駆動される。各プルアップトランジスタのゲートはNAND機能部20により駆動され、且つ各プルダウントランジスタのゲートはNOR機能部22により駆動される。各データ端子Dに対して、各NAND機能部20及びNOR機能部22は、関連するデータ線DATA上においてデータ信号を受取り、更にラインOD(及び、NAND機能部20の場合にはその補元OD_)上において共通のディスエーブル信号を受取る。上掲した米国特許出願第601,288号に記載される如く、共通抵抗R5乃至R8が設けられており、それを介して、複数個のデータ端子Dに対してのNAND機能部20及びNOR機能部22がVcc及び接地へバイアスされる(即ち、全てのデータ端子Dに対するNAND機能部及びNOR機能部20,22のそれぞれの電源ノード及び接地ノードは共通ノードPNAND,GNAND,PNOR,GNORにおいて接続されている)。この構成は、出力端のスイッチング速度、従ってノイズの特に効率的で且つ効果的な態様での制御を与えている。
【0006】
動作について説明すると、ラインOD上の高論理レベル(従って、ラインOD_上の低論理レベル)は、NAND機能部20及びNOR機能部22の各々をしてそれらの関連するドライバトランジスタ12,14をそれぞれターンオフさせ、従ってそれらの関連するデータ端子Dを高インピーダンス状態とさせる。逆に、ラインOD上の低論理レベル(且つラインOD_上の対応する高論理レベル)は、関連するデータラインDATAの状態が出力状態を決定することを可能とする。図1の回路は、実際の集積回路内に製造されており、且つ完全に負荷がかけられた状態で且つ最悪の条件下において6.5ナノ秒でデータ端子Dの出力状態を「レールからレール」の完全なスイッチングを行なう能力を有することが証明されている。8個のデータ端子Dが同一の方向に同時的にスイッチングする場合を考えた場合に、図1の回路に対する過渡的なノイズは、接地端子において高々1.25Vであることが観察されている。この様な性能は多くの適用場面においてSRAM装置にとり極めて良好なものであるが、これらのスイッチング速度及びノイズレベルは、極めて高速(サブ20ナノ秒アクセス時間)SRAM装置、特にバイト幅又はワード幅構成を有する装置の場合には妥当なものとはいえない場合がある。
【0007】
メモリ回路技術においてメモリビット線をプレチャージすることは公知であり、それにより選択されたメモリセルがセンスアンプ及び書込み回路へ接続され、メモリサイクルの間に既知の電圧へ接続される。この様なプレチャージは、次の選択されたメモリセルがそのデータ状態をビット線上に提供するのに必要な時間を改善する。SRAM集積回路においてビット線をプレチャージする回路及び方法の一例は、本願出願人に譲渡されている1990年12月13日付で出願された米国特許出願第627,050号に記載されている。メモリアレイ内のビット線がプレチャージされる電圧は、電源電圧、接地電圧、又はそれらの間の中間レベルの電圧とすることが可能である。
【0008】
更に、メモリ集積回路の出力端子をプレチャージする技術がOkuyumaet al.「7.5ナノ秒の32K×8CMOS SRAM(A 7.5 ns32K × 8 CMOS SRAM)」、IEEE・ジャーナル・ソリッド・ステート・サーキッツ、Vol.23、No.5(IEEE,1988)、1054−1059頁の文献に記載されている。この文献における図6に関して説明される如く、アドレス遷移の検知及び真及び補元データ線の両方の低レベルへの駆動により新たなサイクルが表わされる。この従来技術においては、真及び補元データ線上の低レベルは、端子OUTPUTにおける電圧をイネーブルさせて反対のドライバトランジスタをターンオンさせ、従って端子OUTPUTがそれぞれの場合により充電又は放電されて、次のデータ状態がそこにおいて提供される前に中間レベルへ設定される。
【0009】
上述したOkuyuma et al.の技術は、幾つかの制限を有している。第一に、中間レベルはプレチャージ期間中にドライバトランジスタをバイアスさせる回路を介してプレチャージ期間中に「クローバー(crowbar)」条件(即ち、Vccと接地との間のDC経路)により到達される。トランジスタQ1がプレチャージ期間中にターンオンする場合には、クローバー電流がトランジスタQ1のゲートをバイアスするプルダウントランジスタ及びインバータを介して引出され、逆に、出力端をプレチャージする場合には、トランジスタQ2のゲートをバイアスするインバータ及びプルアップトランジスタを介してクローバー電流が引出される。何れの場合においても、DC電流がプレチャージ期間中に引出される。更に、上記文献に記載された回路においてはプレチャージ条件をディスエーブルさせる構成は設けられておらず、端子OUTPUTが接続されているバスを別の集積回路が駆動する場合にはバス競合が発生する場合がある。更に、Okuyuma et al.の文献に記載されている出力ドライバは、端子OUTPUTの反対のドライバトランジスタへのフィードバック接続のために発振する場合がある。なぜならば、OUTPUTにおいて中間レベルに到達したことに応答してトランジスタを駆動するゲートをターンオフさせるための明らかな構成が設けられていないからであり、且つ、ドライバトランジスタQ1,Q2の各々がプレチャージ動作期間中にイネーブルさせることが可能だからである。更に、このOkuyuma et al.の文献に記載されている回路は、更に、出力負荷の特性に依存して、オーバーシュート条件により影響を受ける場合がある。
【0010】
【発明が解決しようとする課題】
本発明の目的とするところは、改善したスイッチング性能を有する出力ドライバ回路を提供することである。本発明の別の目的とするところは、高速スイッチングを有し且つ過渡的なノイズの発生を減少させた出力ドライバ回路を提供することである。本発明の更に別の目的とするところは、クローバー条件及び発振を回避し、例えばバッテリ駆動型の小型のコンピュータなどの低パワー適用例における高速メモリと共に使用するのに適した出力ドライバ回路を提供することである。
【0011】
【課題を解決するための手段】
本発明は、出力端子における前のデータ状態と対向するメインドライバトランジスタをターンオンする制御回路により例えばメモリ又はマイクロプロセサなどの集積回路における出力ドライバ回路内に組込むことが可能である。プシュプル出力ドライバの場合には、制御回路がプレチャージ信号に応答し且つ前のデータ状態に応答して制御され、従ってプレチャージ期間中に前のデータ状態に対向するドライバトランジスタのみがイネーブルされ、プレチャージ期間中に両方のドライバトランジスタがターンオンされることから発生される場合のあるクローバー電流及び発振を防止している。前のデータ状態はラッチされ、従ってドライバトランジスタのうちの何れがプレチャージ期間中にイネーブルするかの選択は端子のプレチャージ状態に依存するものではない。出力端子の状態をモニタするためにゲート型シュミットトリガが使用され、従ってプレチャージは所望の電圧において終了され且つノイズカップリングに起因する発振を除去している。更に、ドライバトランジスタのゲートは出力端子自身における電圧によりプレチャージ期間中にバイアスされ、従ってプレチャージ用ドライバトランジスタは、プレチャージ電圧の迅速なるオーバーシュートが発生する場合にターンオフされる。
【0012】
【実施例】
図2を参照して、本発明を組込むことの可能な集積回路の一例について説明する。図2はメモリ1、特にスタチックランダムアクセスメモリ(SRAM)を示しているが、勿論、デジタル信号が提供される出力端を具備する任意のタイプの集積回路、特に高速のスイッチング速度で同時的にデータを提供する複数個の出力端を具備する何れのタイプの集積回路も本発明の利点を享受することが可能である。この様な集積回路としては、メモリ回路、例えばマイクロプロセサ、ロジックアレイなどの論理回路、及びその他のデジタルデータ処理又は通信回路を包含するものである。
【0013】
メモリ1は行及び列の形態に配列された複数個のメモリセルからなるアレイ2を有している。メモリ1は、アドレス端子A0 乃至An を有しており、そこにおいて、各サイクルにおいて選択されるべきメモリ位置に対応するデジタルアドレスが受取られ、従来のアドレスバッファ(不図示)がアドレス端子Aにおいて提供されるアドレス信号を受取り且つその受取ったアドレス信号をアドレスバスADDR上に送給する。行アドレスバスROWはアドレスバスADDRを介してあるアドレスビットを行デコーダ24へ送給し、且つ列アドレスバスCOLはアドレスバスからの残りのアドレスビットをセンスアンプ及び列デコーダ26へ送給する。従って、行デコーダ24がバスROW上の行アドレス信号に従って選択した行をイネーブルさせ、且つセンスアンプ26が列バスCOL上の値に従ってメモリセルの一つ又はそれ以上を選択することにより、従来の態様で一つ又はそれ以上のメモリセルが選択される。
【0014】
この実施例においては、メモリ1は読取り/書込みメモリであり且つ8個の共通入力/出力端子DQ0 乃至DQ7 を有している。入力/出力回路30は書込み動作においてそこから入力データを受取り且つ読取り動作においてそこへデータを提供するために端子DQ0 乃至DQ7 へ接続されている。読取り又は書込み動作の選択は、タイミング・制御回路27により受取られる端子R/Wにおいて表わされる。タイミング・制御回路27により受取られるその他の従来のタイプの制御信号は、端子CEにおけるチップイネーブル信号、端子ODにおける出力ディスエーブル信号を包含している。タイミング・制御回路27はそれが受取る信号に基づいて種々の内部制御信号を発生し、且つ制御バスCBUS上におけるこれらの発生された信号を入力/出力回路30、センスアンプ及び列デコーダ26、行デコーダ24、及びその他のメモリ1内の回路へ送給し、従来の態様で制御を行なう。
【0015】
本願出願人に譲渡されている1990年9月26日付で出願された米国特許出願第588,601号は、上述したものよりもより詳細に最近のSRAM装置の一例を説明している。しかしながら、上述した説明は、当業者が、任意のタイプの集積回路において本発明の効果を発生するように本発明を実施することが可能であるようにするための十分な情報を与えるものである。
【0016】
公知の如く、ほとんどの集積回路の内部回路は幾つかのシーケンシャル即ち同期的内部動作を有しており、そうであるから、例えばクロックなどのタイミング信号が動作を制御するために多くのタイプの回路において使用されている。例えば、以下に説明する本発明の実施例に基づく出力ドライバの動作を包含する図2のSRAMメモリ1の内部動作を制御するためのタイミング信号は、アドレス遷移検知(ATD)回路28により発生される。ATD回路28は、アドレス線A0 乃至An 、又はバッファした後のアドレスバスADDRのライン(線)の状態をモニタし、且つモニタされるラインの一つ又はそれ以上においての遷移の検知に応答してラインATD上にパルスを発生する公知のタイプの回路である。例えばチップイネーブル、読取り/書込み及びデータ入力端子などのその他の入力端子は、同様に、ATD回路28によりモニタすることが可能であり、且つそこにおける遷移に応答してラインATD上に信号が発生される。端子A0 乃至An へ接続されたアドレスバッファ(不図示)と結合して動作するATD回路28の好適な例は、本願出願人に譲渡されている1990年10月22日付で出願された米国特許出願第601,287号に記載されている。ラインATD上のパルスは行デコーダ24及びセンスアンプ・列デコーダ26へ送給され、従来の態様でその制御を行なう。ラインATDは、更に、従来の態様で読取り動作及び書込み動作を制御し且つ以下に説明する態様で端子DQ0 乃至DQ7 に出力データを供給することを制御するための入力/出力回路30へ接続している。
【0017】
ATD回路28により発生されるタイミング信号の別の例として、外部的に発生されたクロック信号をメモリ1へ印加し、それを同期的な態様で制御することが可能である。この場合には、公知の如く、この様な外部クロック信号はメモリサイクルの開始及び期間を制御する。
【0018】
次に、図3を参照して、端子DQのうちの一つを駆動するために入力/出力回路30内に設けられており且つ本発明の好適実施例に基づいて構成された出力ドライバについて詳細に説明する。勿論、メモリ1内の各端子DQに対し同様のドライバが設けられている。図2のメモリ1内の端子DQは共通入力/出力端子であり、書込みサイクル期間中にデータを受取り且つ読取りサイクル期間中にデータを提供するものであり、従来の入力回路が従来の態様で図3の出力ドライバ回路へ並列的に接続されている。説明の便宜上、入力及び付随する書込み回路は図3には示していない。更に、本発明は、専用の出力端子を具備する集積回路にも適用可能であり且つ同等の効果が得られるものである。
【0019】
本発明のこの実施例によれば、図1に示した場合における如く、端子DQはCMOSプシュプルドライバにより駆動される。そうであるから、端子DQはPチャンネルプルアップトランジスタ12及びNチャンネルプルダウントランジスタ14のドレインへ接続している。トランジスタ12及び14のソースは、それぞれ、Vcc及びVss(即ち、接地)へ接続している。プルアップトランジスタのゲートは、ラインPを介して、プルアップ制御回路40uにより駆動され、且つプルダウントランジスタ14のゲートはラインNを介してプルダウン制御回路40dにより駆動される。
【0020】
CMOSプシュプルドライバについてここで説明するが、本発明の全利点は、勿論、例えば両方のトランジスタがNチャンネル又はPチャンネルであるようなその他のプシュプルドライバ形態においてうることも可能である。更に、プシュプルドライバにおける本発明の構成は、特に、何れのデータ状態からも出力のプレチャージを与えるので有益的なものであるが、受動的なプルアップ装置、バイポーラドライバトランジスタ、又は例えばオープンドレイン又はオープンコレクタドライバなどの形態のものを使用するものを包含するその他の出力ドライバ構成も本発明の利点をうることが可能である。勿論、これらの変形例においてドライバトランジスタを制御する信号の極性は、CMOSプシュプルドライバの場合に対する本明細書に記載したものと異なる場合がある。
【0021】
本発明のこの実施例によれば、端子DQが、制御回路40u,40dにより制御される態様で、従来のデータ状態に依存して、Pチャンネルプルアップトランジスタ12及びNチャンネルプルダウントランジスタ14の一方によりプレチャージされる。制御回路40u,40dの各々は、直列抵抗31及びダイオード33(そのアノードは端子DQへ接続しており且つそのカソードはVccへ接続している)のESD保護回路を介して端子DQへ接続されているノードDQ′を受取り、以下に説明する如く、ドライバトランジスタ12,14の一方をプレチャージするゲートは、ノードDQ′によりバイアスされ、プレチャージ動作におけるオーバーシュートを回避する。抵抗31及びダイオード33のESD保護回路は、制御回路40u,40d内の比較的小型のトランジスタを、大型のドライバトランジスタ12,14が十分に迅速に応答することのできないようなESDイベントから保護している。
【0022】
ゲート型シュミットトリガ42uはラインSP上においてプルアップ制御回路40uへ制御信号を発生し、同様に、ゲート型シュミットトリガ42dはラインSN上をプルダウン制御回路40dへ制御信号を発生する。プルアップ制御回路40uは、更に、出力ディスエーブル線OD(インバータ45による反転の後)から及びデータ線NDから入力を受取り、同様に、プルダウン制御回路40dは、出力ディスエーブル線ODから及びデータ線NDから付加的な入力を受取る。データ線NDはセンスアンプ及び列デコーダ26により発生され、従って現在のメモリサイクルにおいて選択され且つデータ端子DQと関連するメモリセルの内容に対応する信号を担持する。以下に更に詳細に説明する如く、制御回路40u,40dは適切なバイアス電圧をドライバトランジスタ12,14のゲートへ印加し、イネーブルされた場合に、該信号に対応する出力データ状態をラインND上に提供し、且つイネーブルされない場合には、端子DQを高インピーダンス状態とさせる。以下に説明する如く、制御回路40u,40dは、更に、端子DQのプレチャージを行なうために、端子DQにおける前のデータ状態に対向してドライバトランジスタ12,14の一方のゲートを制御する。
【0023】
上述した如く、制御回路40u,40dは本願出願人に譲渡されており1990年10月22日付で出願された米国特許出願第601,288号に記載される如き態様で、ノードPNAND,GNAND,PNOR,GNORによりバイアスされる。
【0024】
ゲート型シュミットトリガ42u,42dは、上述した如く、ラインSP,SN上に制御信号を発生する。以下の説明からより明らかになる如く、この実施例においては、前の低論理レベルからプレチャージ期間中にラインSP上に高論理レベルが発生され、且つ前の高論理レベルからプレチャージ期間中にラインSN上に低論理レベルが発生される。端子DQが適切な電圧にプレチャージされると(且つ非プレチャージ動作期間中においても)、ラインSPは低状態であり且つラインSNは高状態である。この動作を実施するために、端子DQは内部的にゲート型シュミットトリガ42u,42dの各々へ接続しており、従ってゲート型シュミットトリガ42u,42dは、以下に説明する如く、端子DQのプレチャージ動作をモニタし且つ終了させる。
【0025】
端子DQは、更に、前サイクルデータラッチ46の入力端へ接続しており、前のメモリサイクル期間中に端子DQの出力状態を格納する。前サイクルデータラッチ46はチップイネーブル補元線CEC上のチップイネーブル信号によりイネーブルされ、且つラインGEQによりクロック動作される。ラインGEQ上の低論理レベルは、ラインATD上のパルスに応答してGEQ発生器44により発生され、新たなメモリサイクルの開始時においてアドレス遷移が検知されたことを表わし、そのプレチャージ動作の期間中に亘り低状態に止どまる。ラインGEQ、及び前サイクルデータラッチ46の出力端からの補元データ線DLTCHCは、各々、以下に説明する態様でゲート型シュミットトリガ42u,42dを制御する。
【0026】
前サイクルデータラッチ46の構成及び動作について図4を参照して詳細に説明する。前サイクルデータラッチ46におけるOR機能部58は、その入力端において端子DQ及びチップイネーブル補元線CEC(それは、低論理レベルでチップイネーブルを表わす)を受取っており、OR機能部58の出力端はパスゲート54の一方の側へ結合されている。ラインGEQは、チップイネーブル補元線CECと共に、ORゲート56の入力端へ接続している。ORゲート56は、その中において特定された遅延を有しており(又は、従来のORゲートの出力端に接続した遅延段により構成される)、以下に説明する如く、端子DQにおける状態の適切な制御及びラッチング動作を行なう。ORゲート56の出力端は、インバータ59により相補的な態様で、相補的パスゲート52及び相補的パスゲート54のゲートへ接続しており、従って、ORゲート56の出力が低状態であることに応答してパスゲート52は導通状態であり且つパスゲート54は非導通状態であり、且つ、ORゲート56の出力が高状態であることに応答して、パスゲート54は導通状態であり且つパスゲート52は非導通状態である。
【0027】
インバータ48,50が交差結合形態で結合されており電位ラッチを形成しており、この場合においては、インバータ48の出力端がデータ補元線DLTCHCを駆動する。相補的パスゲート54がORゲート58の出力端とラッチインバータ48の入力端との間に結合されており、一方相補的パスゲート52がインバータ50の出力端とインバータ48の入力端との間においてフィードバックループの形態で結合されている。
【0028】
動作について説明すると、メモリ1がイネーブルされない場合(即ち、チップイネーブル補元線CECが高状態)、ORゲート56の出力端及びORゲート58の出力端は両方とも強制的に高状態とされる。従って、パスゲート54は強制的にオンとされ且つパスゲート52は強制的にオフ状態とされ、従ってインバータ48,50によりラッチされる状態はORゲート58(それは、この実施例においてはdon’t care(無関心)状態である)からの高論理レベルを受取る。メモリ1がイネーブルされると(即ち、ラインCECが低状態)、ORゲート56の出力はラインGEQの状態に依存し、且つORゲート58の出力は端子DQの状態に依存する。
【0029】
メモリ1がイネーブルされる時間期間中で且つ新たなサイクルの開始に応答してラインGEQが低論理レベルへ移行する前に(例えば、ATD回路28からのラインATD上のパルスがアドレス遷移の検知を表わす)、ORゲート56の出力は高状態であり、従ってパスゲート54がオンであり且つパスゲート52はオフである。従って、端子DQの状態はORゲート58及びインバータ48を介してデータ補元線DLTCHCへ通過する(従って、ラインDLTCHCは端子DQの状態の論理的補元を提供する)。上述した如く、ラインGEQは、例えば、アドレス遷移を表わすATD回路28からのラインATD上のパルスに応答して、サイクルの開始時においてプレチャージが行なわれるべき時間などの期間中に低論理レベルにある。従って、ラインGEQは、それが低状態に止どまる時間期間中、出力プレチャージをイネーブル即ち動作可能状態とさせる。従って、そこにおける特定した遅延の経過後、ORゲート56は、プレチャージ動作期間中に、パスゲート52をターンオンし且つパスゲート54をターンオフする。ORゲート58は、イネーブルされた場合に、端子DQの状態に応答するので、パスゲート54がORゲート56により一度ターンオフされると、端子DQにおいて存在するデータ状態(前のサイクルから)がインバータ48,50によりラッチされ、フィードバック接続がパスゲート52により完成される。従って、データ補元線DLTCHCの状態は前のサイクルにおける端子DQの論理レベルの補元のまま止どまり、以下に説明する如く、端子DQのプレチャージにより影響されることはない。
【0030】
次に、図5を参照して、ゲート型シュミットトリガ42u,42dの構成及び動作について説明する。シュミットトリガは本発明の好適実施例において使用されているが、勿論、その他のレベル検知器回路を代替的に使用することが可能である。ゲート型シュミットトリガ42uはANDゲート60を有しており、それはその出力でラインSPを駆動する。逆に、ゲート型シュミットトリガ42dはORゲート62を有しており、それは、その出力でラインSNを駆動する。図3に示した如く、ラインP,PSRC及びN,NSRC上にレベルを発生する場合に使用するために、ラインSP,SNが制御回路40u,40dへ接続している。
【0031】
ゲート型シュミットトリガ42u及び42dの各々は、ラインGEQ上においてプレチャージ信号を受取り(シュミットトリガ42d用のインバータ43により反転されている)及びラインDQ上の端子DQの現在の状態を受取る。ゲート型シュミットトリガ42u,42dは、更に、ANDゲート60及びORゲート62のそれぞれの入力端においてデータ補元線DLTCHC上の前サイクルデータラッチ46の出力を受取り、それにより、ゲート型シュミットトリガ42u,42dの何れか一方又は他方(両方ではない)の出力が前のサイクルからの端子DQにおける論理レベルに従って、且つ、従って、プレチャージの前の端子DQの初期条件に従ってイネーブルされる。
【0032】
シュミットトリガ42uは直列Pチャンネルプルアップトランジスタ61p,62,64pを有しており、それらのソース/ドレイン経路はVccへ直列接続されており、且つ該シュミットトリガは更に並列Nチャンネルプルダウントランジスタ61n,64nを有しており、それらのソース/ドレイン経路は、従来のNOR態様で、接地へ並列接続されている。トランジスタ61n,61pのゲートはラインGEQにより制御され、トランジスタ62,64p,64nのゲートはラインDQにより制御される。トランジスタ62,64n,61nのドレインが共通接続されているノードSUはANDゲート60の第一入力端へ接続している。そうであるから、シュミットトリガ42uはラインGEQ及びDQのNOR機能を行なう。トランジスタ66のソース/ドレイン経路をVssとトランジスタ62のソースとの間に並列接続し、且つトランジスタ66のゲートを出力ノードSUへ接続することにより、従来の態様でヒステリシスがシュミットトリガ42u内において実現されている。
【0033】
動作について説明すると、シュミットトリガ42uはプレチャージ期間中(ラインGEQが低状態)にのみ端子DQにおけるレベルに依存して動作し、ラインGEQ上の高論理レベルはANDゲート60に対し低論理レベルを強制的に提供し、従ってラインSPが、プレチャージ以外のサイクルの部分の期間中には低状態であることを確保する。プレチャージ期間中(即ち、ラインGEQが低状態の間)、ゲート型シュミットトリガ42uが、データ補元線DLTCHCが高状態にある場合に、ラインSP上に高論理レベルを提供し(プレチャージをイネーブルし)、なぜならば、データ補元線DLTCHC上の低論理レベル(即ち、前のサイクルにおいて高論理レベル出力が提供されている)がANDゲート60の出力を強制的に低状態とさせる。
【0034】
プレチャージ期間中(ラインGEQが低状態)及び端子DQの前の状態が低状態(前サイクルデータラッチ46によりラッチされ且つデータ補元線DLTCHC上に高レベルとして提供されるので)、端子DQにおける電圧は従来のシュミットトリガ態様においてラインSPの状態を制御する。ラインDQが接地電圧にあると、Pチャンネルトランジスタ64p,62(及びラインGEQが低状態にあるためにトランジスタ61p)がオン状態であり、ノードSUをVccへプルし且つトランジスタ66をターンオフする。図5を参照すると、ノードSUにおける高レベルがラインSP上に高レベルを発生させ(即ち、データ補元線DLTCHCが高状態)、それは制御回路40uを介してPチャンネルプルアップトランジスタ12をターンオンすべくイネーブルし、以下に説明する如く、端子DQをVccへ向けてプルし、ラインDQのレベルをシュミットトリガ42uへ上昇させる。
【0035】
端子DQにおける電圧がNチャンネルトランジスタ64nをターンオンさせるのに十分な電圧(例えば、1.2Vの程度)に到達する時間において、ノードSUは接地へ向けて放電し、ANDゲート60をして再度その出力端において低論理レベルを提供させ且つトランジスタ32をターンオフさせる。以下に説明する如く、このことは端子DQのプレチャージを実効的に終了させる。ノードSUが低状態であると、短絡用トランジスタ66がオンし、従来のシュミットトリガ態様で伝達特性内にヒステリシスを組込み、そうであるから、ノードSUを再度高状態へプルするのに必要とされる端子DQのスイッチング電圧はそれがノードSUを放電させた場合におけるよりも著しく低いものである(例えば、0.3V以下の程度)。このことは、プレチャージ期間中に、端子DQにおけるノイズがトランジスタ32を再度ターンオンすることを防止し、且つ発振の蓋然性を減少させている。
【0036】
ゲート型シュミットトリガ42dはゲート型シュミットトリガ42uと同様であるが逆の態様で構成されており且つ動作する。ORゲート62は一つの入力端においてデータ補元線DLTCHCを受取り、その他方の入力端においてノードSDを受取っており、且つその出力端においてノードSNを駆動し、プルダウントランジスタ14によりプレチャージを制御する。Pチャンネルプルアップトランジスタ65p及びNチャンネルプルダウントランジスタ65nの各々は、それらのゲートをラインGEQにより制御している(インバータ43により反転されている)。ソース/ドレイン経路をトランジスタ65pと並列接続したPチャンネルプルアップトランジスタ67p、及びソース/ドレイン経路が互いに直列して且つトランジスタ65nと直列接続されているNチャンネルプルダウントランジスタ67n及び69の各々は、それらのゲートを端子DQにより制御している。Pチャンネルトランジスタ67p及びNチャンネルトランジスタ69のドレインへ接続されているノードSDがORゲート62の入力端へ接続している。そうであるから、ノードSDは、実質的に、端子DQと反転線GEQの論理的NANDである。Pチャンネルトランジスタ68は、そのゲートをノードSDへ接続しており、且つそのソース/ドレイン経路をトランジスタ67nのドレインとVccとの間に接続しており、シュミットトリガ42dの伝達特性内にヒステリシスを導入している。
【0037】
動作について説明すると、ORゲート62は、データ補元線DLTCHC上の前のサイクルからのラッチされた出力が低状態である場合にのみ、ノードSDの状態に応答すべくイネーブルされ、端子DQの初期条件が高論理レベルにあることを表わす。更に、ノードSDの状態は、ラインGEQが低論理レベルにある場合に、プレチャージ期間中にのみ端子DQにおける電圧に応答するためにイネーブルされる。端子DQが高論理レベルにおいてプレチャージを開始する場合の実施例においては、ノードSDは初期的に低論理レベルにあり、ORゲート62をしてラインSN上に低論理レベルを提供し且つ、以下に説明する如く、プルダウントランジスタ14を介して、端子DQのプレチャージをイネーブル即ち動作可能状態とさせる。トランジスタ14が端子DQを低電圧へ放電させる場合に、シュミットトリガ42dのスイッチングレベル以下において、トランジスタ67pがターンオンし且つトランジスタ67nがターンオフし、これが発生する電圧の一例は2.0Vの程度である。この電圧において、ノードSDはVccへ向けてプルアップされ、ORゲート62をして高レベル出力を提供させ且つトランジスタ34をターンオフさせる。更に、ノードSDにおける高レベルはトランジスタ68をターンオンし、従って端子DQはノードSDが再度低状態へプルされるためには、例えば2.3Vの程度のより高い電圧を超えねばならない。従って、ゲート型シュミットトリガ42dは、端子DQ上のノイズに対しプレチャージ期間中に免疫性を与え、従って出力発振の危険性を減少させている。
【0038】
次に、図6を参照して、制御回路40u,40dの構成及び動作について詳細に説明する。図3に関して上述した如く、制御回路40u,40dの各々は、それぞれ、ノードPNAND,GNAND及びノードPNOR,GNORによりバイアスされ、それらのノードは単一抵抗回路網を介して、図1に関して且つ本願出願人に譲渡されている1990年10月22日付で出願された米国特許出願第601,288号に記載される如く、Vcc及び接地へバイアスされる。制御回路40u,40dの各々は、ラインGEQ上においてプレチャージ入力を受取り、ラインND上において新たなデータ値を受取り、ノードDQ′を介して出力端子DQにおける電圧を受取り、且つラインODを介して出力ディスエーブル信号を受取る(制御回路40u用のインバータ45により反転されている)。更に、プルアップ制御回路40uはゲート型シュミットトリガ42uからラインSP上において入力を受取り、且つプルダウン制御回路40dはゲート型シュミットトリガ42dからラインSN上の入力を受取る。
【0039】
制御回路40u,40dは、データ端子DQに対し、それぞれ、ラインP,Nによりドライバトランジスタ12,14のそれぞれの一つのゲートをバイアスするためのものである。この様な制御は、データ状態がそのそれぞれの端子DQにおいて駆動される期間中である通常の動作期間中のみならず、以下に説明する如く、プレチャージ期間中にも行なわれる。
【0040】
最初に、プルアップ制御回路40uを参照すると、Pチャンネルトランジスタ70は、そのソースがノードPNANDによりバイアスされ且つそのゲートがゲート型シュミットトリガ42uからラインSPにより制御される。トランジスタ70のドレインはPチャンネルトランジスタ72p及び73pのソースへ接続しており、それらのドレインは共通してノードPへ接続しており、トランジスタ72p,73pのゲートは、それぞれ、ラインND及びGEQへ接続している。ノードPはPチャンネルトランジスタ71pのドレインへ接続しており、そのソースはノードPNANDによりバイアスされ且つそのゲートは出力ディスエーブル線ODにより制御される(インバータ45により反転した後)。Nチャンネルトランジスタ71nは、そのソース/ドレイン経路がノードPとノードPSRCとの間に接続しており、且つそのゲートがインバータ45からのラインOEへ接続している。Nチャンネルトランジスタ72n,73nはそれらのソース/ドレイン経路をノードPSRCと接地バイアスノードGNANDとの間に接続しており、且つそれらのゲートは、それぞれ、新たなデータ線ND及び線GEQにより制御される。Nチャンネルトランジスタ32のソース/ドレイン経路はノードPSRCとノードDQ′との間に接続しており、且つそのゲートはゲート型シュミットトリガ42uからのラインSPにより制御される。
【0041】
プルダウン制御回路40dは、プルダウントランジスタ14のゲートへ結合されているラインNの状態を制御するために、プルアップ制御回路40uに関して同様であるが反対の態様で構成されている。Pチャンネルトランジスタ76p,75pは、それらのソース/ドレイン経路をバイアスノードPNORとノードNSRCとの間に直列接続しており、それらのゲートを、それぞれ、ラインGEQ(インバータ77により反転されている)及びデータ線NDへ接続している。Pチャンネルトランジスタ78pは、そのソース/ドレイン経路をノードNSRCとノードNとの間に接続しており、且つそのゲートはラインODへ接続している。Nチャンネルトランジスタ75n,76n,78nの各々は、それらのドレインをノードNへ接続している。トランジスタ75n,76nのソースは共通接続されると共にトランジスタ74のドレインへ接続しており、一方トランジスタ74及び78nのソースはノードGNORに共通接続している。トランジスタ75n,76n,78nのゲートは、それぞれ、ラインND,GEQ(反転の後)及びラインODへ接続しており、一方トランジスタ74のゲートはラインSNにより制御される。Pチャンネルトランジスタ34は、そのソース/ドレイン経路をノードNSRCとノードDQ′との間に接続しており、且つそのゲートはゲート型シュミットトリガ42dからのラインSNにより制御される。
【0042】
従って、制御回路40u,40dの各々は、ラインOD,ND,GEQ,及びSP,SN上の入力端を有する複雑なゲートであり、それらのラインからラインP,Nの状態が派生される。説明の便宜上、制御回路40u,40dの真理値表を、以下の表1及び2にそれぞれ示してある。
【0043】
上述した如く、ゲート型シュミットトリガ42uは、ラインGEQが高状態にあることに応答してラインSPを低状態とさせる。
【0044】
上述した如く、ゲート型シュミットトリガ42dは、ラインGEQが高状態にあることに応答してラインSNを高状態とさせる。
【0045】
次に、図3及び図6と共に図7を参照して、本発明のこの実施例の全体的な動作について説明する。この実施例の動作は、最初に、低論理レベルから高論理レベルへの出力遷移について説明し、次いで次の動作サイクルにおける高論理レベルから低論理レベルへの出力遷移について説明する。ここにおいては、出力端子DQにおける最悪の場合のスイッチング時間を示すためにレールからレールへの遷移について説明する。勿論、制御回路40はそのアクセスの前に次のデータ状態を知ることはできないので、プレチャージが同様に発生し、且つ同一のデータ状態が端子DQにおいて出力される相継ぐサイクルの間に、多少の出力のディップが観察される。
【0046】
この実施例においては、端子DQは初期的に時間t0 において低論理レベルへ駆動される。従って、ノードP及びNは高論理レベルにあり、ドライバトランジスタ12はオフであり且つドライバトランジスタ14はオンである。上述した如く、ラインGEQはプレチャージ前に高論理レベルにあり、従ってゲート型シュミットトリガ42u,42dの動作により、ノードSPは低状態にあり且つノードSNは高状態にある。
【0047】
プルアップ制御回路40uにおいて、ラインGEQが高状態にある期間中、動作がプレチャージではないことを表わし、ラインSPは、ゲート型シュミットトリガ42uに関して上述した如く、必然的に低論理レベルにある。従って、トランジスタ70及び73nはオンであり且つトランジスタ73pはオフである。ラインODが低状態(且つラインOEが高状態)にあることにより出力端がイネーブルされると仮定すると、トランジスタ71pがオフとなり且つトランジスタ71nがオンとなる。従って、端子DQ上に低論理レベルが駆動されるべきであることを表わすラインND上の低論理レベルは、トランジスタ72pをターンオンし且つトランジスタ72nをターンオフし、ラインPを高状態へ駆動し且つトランジスタ12をターンオフさせる。プルダウン制御回路40dにおけるこの時間期間中、ラインGEQ_は低状態であり且つラインSNは高状態であり、トランジスタ74及び76pをターンオンし且つトランジスタ76nをターンオフする。出力端がイネーブルされているのでラインODが低状態であり、トランジスタ78pはオンであり且つトランジスタ78nはオフである。従って、ノードNDが低状態であるので、トランジスタ75pはターンオンされ且つノードNを高レベルへプルし、それにより、プルダウントランジスタ14(図3)がターンオンされ、端子DQは所望の低論理レベルへプルダウンされる。
【0048】
勿論、高論理レベルが提供されると(ラインNDが高状態であると)、ラインPは低状態である。なぜならば、トランジスタ72pがオフであり且つトランジスタ72nがオンであって、プルアップトランジスタ12をターンオンし且つ端子DQを高状態へプルするからである。一方、プルダウン制御回路40dにおいて、トランジスタ75pがオフし且つトランジスタ75nがオンし、ノードNを低状態へプルし且つプルダウントランジスタ14をターンオフする。
【0049】
該出力端がディスエーブルされると、ラインODが高状態へ駆動され、トランジスタ71nをターンオフし且つトランジスタ71pをターンオンし、ラインPを高状態へプルし且つトランジスタ12をターンオフさせる。同様に、ラインOD上の高レベルはトランジスタ78nをターンオンし、且つプルダウン制御回路40d内のトランジスタ78pをターンオフし、ノードNを低論理レベルとさせ且つトランジスタ14がオフ状態に止どまることを確保する。両方のトランジスタがオフであるので、端子DQは高インピーダンス状態にあり、別の装置が外部バスを制御することを可能とし、又は、共通入力/出力端子の場合には、データ状態が受取られることを可能とする。
【0050】
図7を参照すると、ATD回路28によるアドレス遷移の検知の後に、GEQ発生器44が、時間t1 において示した如く、ラインGEQ上に低論理レベルを発生する。十分なプレチャージ時間を確保するが、出力保持時間に悪影響を与えないように(なぜならば、プレチャージの開始が速すぎるとその可能性がある)GEQパルスのイネーブル動作のタイミング及びその期間を注意深く選択することが極めて重要である。更に、GEQパルスは、次の読取りサイクルにおける新たなデータの提供に関して適宜の時間においてディスエーブルされねばならない。なぜならば、GEQパルスの時期早尚なディスエーブル動作は、誤ったデータを印加することとなる場合があり、一方該パルスの遅いディスエーブル動作はアクセス時間のプッシュアウトとなる場合がある。高速SRAMの場合には、GEQ低論理レベルパルスは読取りデータの次の値が次のサイクルのために検知される前(図7におけるラインND上の遷移として示してある)約1ナノ秒前に終了すべきである。
【0051】
更に、ラインGEQが低状態へ移行することに応答して、端子DQの前の(低レベル)状態が前サイクルデータラッチ46により格納され且つラインND上の遷移に拘らず、時間tL に亘りデータ補元線DLTCHC上に維持される。従って、ゲート型シュミットトリガ42uはデータ補元線DLTCHC上の高レベル、ラインGEQ上の低レベル、及び端子DQ上の現在の低レベルによりイネーブルされて、ラインSPを高状態へ駆動し、それもほぼ時間t2 において発生する。
【0052】
プルアップ制御回路40uがイネーブルされて、ラインP上のトランジスタ12のゲートのバイアスを制御することにより端子DQのプレチャージを制御する。該出力がイネーブルされるので(ラインOEが高状態)、トランジスタ71nはオンである。ラインGEQ上の低レベルはトランジスタ73nをターンオフし且つトランジスタ73pをターンオンする。上述した如く、ノードSPはシュミットトリガ42uによりプレチャージ期間中に高論理レベルへ駆動される。なぜならば、この実施例においては、端子DQの前の状態は低状態にあり、トランジスタ32をターンオンさせるからである。従って、ノードPSRCはノードDQ′へ接続されており、従って、端子DQにおける電圧はトランジスタ32,71nを介してノードPへ供給され、トランジスタ12を低電圧でバイアスし且つそれをターンオンさせる。従って、端子DQは、トランジスタ12により高状態へプルされることを開始し、図7に示した如くノードPが追従する。
【0053】
端子DQのノードDQ′及びトランジスタ32,71nを介してのノードPへの結合は、端子DQの自己制限的プレチャージの重要な利点を提供している。トランジスタ32及び71nを介してノードPへ結合されている端子DQにおける電圧がVcc−トランジスタ12のスレッシュホールド電圧を超えると、トランジスタ12はそれ自身ターンオフする。この出力端子電圧のプルアップトランジスタのゲートへの結合は、プレチャージ電圧のオーバーシュートの危険性を減少させている。
【0054】
更に、この時間期間中に、時間t1 におけるラインGEQ上の低レベルパルスが、時間t2 においてノードNを低状態へ駆動させる。これは、この場合における如く、前のデータ状態が低状態であった場合のプレチャージ期間中にゲート型シュミットトリガ42dからのラインSNが高状態に維持されることの結果として発生する。その結果、トランジスタ34はオフ状態を維持するがトランジスタ74はオン状態を維持する。プレチャージ期間中ラインGEQ_上の高論理レベルはトランジスタ76nをターンオンし、ノードNをトランジスタ74及び76nを介してノードGNORへ低状態へプルし、Nチャンネルプルダウントランジスタ14をターンオフさせる。更に、ラインSN上の高レベルは、プレチャージ期間中に、プルダウントランジスタ14がターンオンすることから防止され、従ってトランジスタ12,14の両方が単一のプレチャージ動作期間中に活性化された場合に発生することのあるプレチャージ期間中の端子DQにおける発振を排除している。
【0055】
端子DQの電圧が図7における時間t3 で示したゲート型シュミットトリガ42uのトリップ点に到達する時間において、ラインSPは低論理レベルへ復帰し、トランジスタ32をターンオフし且つトランジスタ70をターンオンし、ラインPを高状態へプルする。従って、トランジスタ12がターンオフされ、プレチャージ期間の残部に対して端子DQが中間レベルに止どまることを可能とする。しかしながら、端子DQにおける電圧がゲート型シュミットトリガ42uのヒステリシス外側の低電圧へ降下する場合には、ゲート型シュミットトリガ42uが再度ラインSPを高レベルへ駆動し、トランジスタ32をターンオンさせ、従って端子DQにおける低電圧が再度トランジスタ12をターンオンさせる。ゲート型シュミットトリガ42uのヒステリシスにより与えられるノイズ免疫性は、ラインSPの、従ってプルアップトランジスタ12及び端子DQの迅速な振動即ち発振を排除する。
【0056】
更に、端子DQが低状態であるサイクルの後のプレチャージ期間中のゲート型シュミットトリガ42d及びトランジスタ34のディスエーブル動作は、端子DQにおける発振を防止する。なぜならば、トランジスタ14はこのプレチャージ動作期間中にターンオンされることはないからである。ドライバトランジスタ12,14の両方がオンであるクローバー条件も、本発明のこの実施例におけるゲート型シュミットトリガ42dのディスエーブル動作により防止される。
【0057】
上述した如く、プレチャージ動作期間中に次のデータレベルがラインND(この実施例においては、時間t4 における高論理レベル)が受取られ、プレチャージ動作の終了(ラインGEQを介して送給される)が実質的にこの時点において発生する。ラインGEQが高論理レベルへ復帰するような時間における時間t4 においてのプレチャージ動作の完了時に、ラインSPは低状態とされ、そのプレチャージが不完全なものであったとしても、トランジスタ32がオフであり且つトランジスタ70がオンであることを確保する。この時点においてのラインND上で得られる新たな高レベルデータ状態は、プルアップ制御回路40uによりノードPを低状態へ駆動させる。なぜならば、トランジスタ72n及び73nの両方がオンだからである(出力がイネーブルされる場合にトランジスタ71nはオン状態を維持する)。ノードPが低状態へ移行し且つプルアップトランジスタ12をターンオンすることに応答して、端子DQは時間t5 において高論理レベルへの遷移を開始する。
【0058】
反対の遷移に対するプレチャージは同様の態様で発生する。時間t6 において開始し、プレチャージはラインGEQが低論理レベルへ移行することにより開始され、前の出力データ状態を前サイクルデータラッチ46内にラッチする。ラインGEQが低状態へ移行してトランジスタ73nをターンオフし且つプルアップ制御回路40u内のトランジスタ73pをターンオンさせる。前の場合における如く、高論理レベルが前サイクルデータラッチ46によりラッチされ、且つラインDLTCHCを介してゲート型シュミットトリガ42u,42dへ低論理レベルとして送給され、ゲート型シュミットトリガ42dをイネーブルさせ且つゲート型シュミットトリガ42uをディスエーブルさせる。従って、ラインSPは、この遷移に対するプレチャージ期間中低状態を維持する。なぜならば、前のラッチされたデータ状態は高論理レベルであり(ANDゲート60の出力を低状態とさせる)、それはトランジスタ32をターンオフし且つトランジスタ70をターンオンさせる。従って、ノードPはトランジスタ73p及び70を介して高レベルへ駆動され、それは時間t7 において発生し、それはこのプレチャージ動作の間中トランジスタ12をターンオフする。
【0059】
プルダウン制御回路40dにおいて、ラインGEQ上の低レベルがトランジスタ76pをターンオフし且つトランジスタ76nをターンオンさせる。端子DQが高状態であり、従ってノードNが低状態であるサイクルの後のプレチャージ期間中、ゲート型シュミットトリガ42dからのノードSNは低状態へ駆動され、トランジスタ74をターンオフさせ且つプルダウン制御回路40d内のトランジスタ34をターンオンさせる。従って、ノードNSRCがノードDQ′を介して出力端子DQにおける電圧へ結合される。トランジスタ78pがオン(出力がイネーブルされる)であるので、端子DQにおける電圧はノードN及びトランジスタ14のゲートへ印加される。端子DQの状態は初期的にはこの時点において高状態にあるので、トランジスタ14がターンオンし且つ端子DQの接地への放電を開始する。ノードNにおけるこの電圧は、図7において時間t7 から時間t8 へ示した如く、この放電に追従する。
【0060】
トランジスタ14を介しての端子DQの放電動作は、中間電圧、即ちゲート型シュミットトリガ42dが状態を変化する電圧(図7の時間t8 )に到達するまで継続し、且つノードSNを高論理レベルへ駆動し、トランジスタ34をターンオフし且つトランジスタ74をターンオンさせる。この時点においてノードNは低状態へプルされ、トランジスタ14をターンオフさせる(この時点においてプレチャージ動作が既に終了されていない場合)。更に、端子DQのノードNへの結合は、トランジスタ14がターンオフされるような場合における如く、プレチャージ電圧がトランジスタ14のスレッシュホールド電圧以下にアンダーシュートすることを防止する。
【0061】
ラインGEQが高状態へ移行することにより表わされる時間t9 においてのプレチャージ動作の終了時に、ラインND上の新たなデータ状態(この場合には、低論理レベル)がプルダウン制御回路40dをしてラインNを高状態へ駆動し、プルダウントランジスタ14をターンオンし、且つ端子DQを接地へ放電させる。
【0062】
従って、本発明により達成される中間プレチャージは、出力ドライバが出力端子DQを完全にスイッチさせるために必要とされる時間を減少させる。なぜならば、出力ドライバ(即ち、トランジスタ12,14)により駆動されるスイッチング電圧の大きさはほぼ半分に減少されるからである。更に、この中間プレチャージは、出力ドライバにおいてデータがいまだに使用可能でないメモリサイクルにおける時間期間中に実施することが可能である。更に、出力ドライバにより駆動されるべき差動電圧が減少されるので、本発明に基づいてメモリ1により発生される過渡的なノイズも著しく減少される。
【0063】
例えば、公称的なモデル条件を使用したシミュレーションによれば、その他の全ての残りのファクタが等しいものとして、図1に示し且つ上述した従来の構成と比較して、上述した本発明の実施例を使用した場合には、出力バッファを介しての最悪の場合の遅延時間において高々50%の改善が得られることが判明した。更に、シミュレーションによれば、接地線上の最悪の過渡的ノイズの大きさが著しく減少され、この様な減少は0.50Vの程度であり(即ち、1.25Vに対して0.73V)、これも、その他の全ての残りのファクタを等しいものとした場合の、上述した本発明の実施例と図1の従来例とを比較したものである。
【0064】
更に、スピードにおける改良及びノイズにおける減少は、発振、オーバーシュートなどの危険性が最小の状態で得られるものであり、且つ前述したOkuyumaet al.に記載される技術と対比して出力バッファクローバー電流の危険性は最小である。発振及びクローバー電流の影響は、小型のコンピュータなどにおいては必須の条件である、低パワー集積回路にとっては特に致命的なものである。
【0065】
ドライバトランジスタを介しての潜在的なクローバー条件は、前サイクルデータラッチ内の前のデータ状態のラッチングにより除去され、それにより、プレチャージ回路は従来のデータ状態に従ってイネーブルされる。前のデータ状態がラッチされると、前のデータ状態を駆動した出力ドライバトランジスタがターンオフされ、従って反対のドライバトランジスタが、クローバー条件にエンターすることなしに、出力端をプレチャージすることを可能とする。更に、プレチャージ期間中のオーバーシュートは、出力端子をプレチャージ用ドライバトランジスタのゲートへ結合させることにより除去されており、プレチャージ電圧のオーバーシュート自身がプレチャージ用ドライバトランジスタをターンオフさせる。発振の危険性も、従来のデータ状態に依存して一方側からのみプレチャージをイネーブルさせることにより、且つプレチャージ制御回路(例えば、ゲート型シュミットトリガ)の伝達特性内にヒステリシスをもたせることにより減少されている。
従って、本発明は、特に例えば小型のコンピュータなどの低パワー適用例において使用される低パワー集積回路などの適用において使用される集積回路にとって特に有益的なものであり、その様な小型のコンピュータにおいては、クローバー電流や発振は特に不所望なものである。更に、本発明は、ワイドな出力(例えば、16又は32ビット出力)装置が高速のスイッチング出力を有することを可能としている。なぜならば、出力のスイッチング動作により発生されるノイズが本発明により著しく減少されているからである。
【0066】
更に注意すべきことであるが、好適実施例の回路は、出力端子が完全な論理レベルに到達する前に前のサイクルがアボート即ち中止された場合に、プレチャージ期間中に、最も最近にターンオンされたドライバトランジスタをターンオンさせてその出力端を駆動することが可能である。そのようであるから、本発明のこの実施例においては、仮定されたデータ状態に基づくものではなく、出力端子における実際のデータ状態に従ってプレチャージが行なわれる。アクティブな(非プレチャージ)動作期間中に最も最近にターンオンされたドライバトランジスタが次のプレチャージ動作においてターンオフされるトランジスタであるように本発明を構成することが可能なものであるが、上述した実施例において使用される出力端子自身のラッチング及び比較が好適である。なぜならば、それは不完全なサイクル動作を考慮に入れるものだからである。本発明の別の実施例によれば、前のサイクルの出力データ状態を維持するために前サイクルデータラッチ46を使用するものではない。その代わりに、シュミットトリガ(又は、ヒステリシスを有するその他のレベル検知器回路)のトリップ電圧が十分に異なった電圧に設定されている場合には、ドライバトランジスタ12,14のうちの一方のみが与えられたプレチャージ操作に対してターンオンされる。上述した本発明の好適実施例の場合においては他方のシュミットトリガは強制的にオフされるものではないが、出力端子(反対のドライバトランジスタにより駆動される)がトリップ点に到達しない場合には、プレチャージ期間中にそれと関連するドライバトランジスタをターンオンすることから防止される。
【0067】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図1】 従来の出力ドライバ回路を示した概略図。
【図2】 本発明の好適実施例を組込むことが可能なメモリ集積回路の一例を示した概略図。
【図3】 本発明の好適実施例に基づく出力ドライバ回路を示した概略ブロック図。
【図4】 図3の回路におけるデータラッチを示した概略図。
【図5】 図3の回路におけるゲート型シュミットトリガを示した概略図。
【図6】 図3の回路におけるプルアップ制御回路及びプルダウン制御回路を示した概略図。
【図7】 図3の回路の動作を示したタイミング線図。
【符号の説明】
30 入力/出力回路
40u プルアップ制御回路
40d プルダウン制御回路
42 ゲート型シュミットトリガ
44 GEQ発生器
46 前サイクルデータラッチ
Claims (23)
- 集積回路用の出力ドライバにおいて、
第一バイアス電圧と出力端子との間に接続された導通経路を具備すると共に制御端子を具備する第一ドライバトランジスタが設けられており、
サイクル開始時において前記出力端子における論理状態を格納するメモリが設けられており、前記メモリは前記出力端子へ結合した入力端を具備しており、
データ信号を受け取るためのデータ入力端を具備し、プレチャージ信号を受取るための制御端子を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第一ドライバトランジスタの制御端子へ結合した出力端を具備する第一ドライバ制御回路が設けられており、前記第一ドライバ制御回路は、
前記メモリの内容が前記第一バイアス電圧に対応する論理レベルを有する第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオフし、
前記メモリの内容が第二バイアス電圧に対応する論理レベルを有する第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオンし、
前記データ入力端において受け取った前記データ信号が前記第一論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第一ドライバトランジスタをターンオンさせる、
ことを特徴とする出力ドライバ。 - 請求項1において、前記メモリが、前記プレチャージ信号に応答して前記出力端子における電圧に対応するデータ状態がラッチされるように前記プレチャージ信号を受取る制御入力端を具備するラッチを有することを特徴とする出力ドライバ。
- 請求項1において、前記第一ドライバ制御回路が、
前記出力端子へ結合した入力端を具備すると共に前記メモリの内容が前記第二論理状態にあることに応答してイネーブルされるように前記メモリへ結合されたイネーブル入力端を具備するゲート型レベル検知器と、
前記プレチャージ信号を受取る入力端を具備すると共に前記ゲート型レベル検知器へ結合されており前記ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第一バイアス電圧とは異なった電圧にあることを表わすことに応答して前記第一ドライバトランジスタをターンオンさせる論理回路と、
を有することを特徴とする出力ドライバ。 - 請求項3において、前記論理回路が、
前記出力端子と前記第一ドライバトランジスタのゲートとの間に結合した導通経路を具備すると共に前記ゲート型レベル検知器へ結合された制御端子を具備するパストランジスタを有しており、前記パストランジスタは前記ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第一バイアス電圧とは異なった電圧にあることを表わすことに応答して導通状態となることを特徴とする出力ドライバ。 - 請求項1において、更に、
前記第二バイアス電圧と前記出力端子との間に結合した導通経路を具備すると共に制御端子を具備する第二ドライバトランジスタが設けられており、
前記データ信号を受け取るためのデータ入力端を具備し、前記プレチャージ信号を受取る制御端子を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第二ドライバトランジスタの制御端子へ結合した出力端を具備する第二ドライバ制御回路が設けられており、前記第二ドライバ制御回路は、
前記メモリの内容が前記第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオフし、
前記メモリの内容が前記第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオンし、
前記データ入力端において受け取った前記データ信号が前記第二論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第二ドライバトランジスタをターンオンさせる、
ことを特徴とする出力ドライバ。 - 請求項5において、前記第一ドライバ制御回路が、
前記出力端子へ結合した入力端を具備すると共に前記メモリの内容が前記第二論理状態にあることに応答してイネーブルされるように前記メモリへ結合したイネーブル入力端を具備する第一ゲート型レベル検知器と、
前記プレチャージ信号を受取る入力端を具備しており且つ前記第一ゲート型レベル検知器へ結合されており前記第一ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第一バイアス電圧とは異なった電圧にあることを表わすことに応答して前記第一ドライバトランジスタをターンオンさせる第一論理回路と、
を有しており、且つ前記第二ドライバ制御回路が、
前記出力端子へ結合した入力端を具備すると共に前記メモリの内容が前記第一論理状態にあることに応答してイネーブルされるように前記メモリへ結合したイネーブル入力端を具備する第二ゲート型レベル検知器と、
前記プレチャージ信号を受取る入力端を具備しており且つ前記第二ゲート型レベル検知器へ結合されており前記第二ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第二バイアス電圧とは異なった電圧にあることを表わすことに応答して前記第二ドライバトランジスタをターンオンさせる第二論理回路と、
を有することを特徴とする出力ドライバ。 - 出力ドライバ回路において、
電源電圧と出力端子との間に結合した導通経路を具備すると共に制御端子を具備するプルアップトランジスタ、
基準電圧と前記出力端子との間に結合した導通経路を具備すると共に制御端子を具備するプルダウントランジスタ、
データ信号を受取るデータ入力端を具備し、前記プルアップトランジスタの制御端子へ結合した出力端を具備し、第一論理状態にある前記データ信号に応答して前記出力端子を前記電源電圧へ向けて駆動するために前記プルアップトランジスタを制御するプルアップ制御回路、
データ信号を受取るデータ入力端を具備し、前記プルダウントランジスタの制御端子へ結合した出力端を具備し、第二論理状態にある前記データ信号に応答して前記出力端子を前記基準電圧へ向けて駆動するために前記プルダウントランジスタを制御するプルダウン制御回路、
新たなサイクルの開始を表わすプレチャージ信号を発生する手段、
前記プレチャージ信号に応答して前記出力端子における論理状態を格納する手段、
前記出力端子へ結合した入力端を具備し、前記プレチャージ信号を受取り且つ前記格納手段が前記第二論理状態を格納することと結合して前記プレチャージ信号に応答して第一レベル検知器回路がイネーブルされるように前記格納手段の内容を受取る制御入力端を具備し、且つ前記プルアップ制御回路へ結合した出力端を具備する第一レベル検知器回路、
前記入力端子へ結合した入力端を具備し、前記プレチャージ信号を受取り且つ前記格納手段が前記第一論理状態を格納することと結合して前記第二レベル検知器回路が前記プレチャージ信号に応答してイネーブルされるように前記格納手段の内容を受取る制御入力端を具備し、且つ前記プルダウン制御回路へ結合した出力端を具備する第二レベル検知器回路、
を有しており、前記第一レベル検知器回路が前記出力端子における電圧が前記電源電圧から異なるものであることを表わすことに応答して前記プルアップ制御回路が前記プルアップトランジスタをターンオンし、且つ前記第二レベル検知器回路が、前記出力端子における電圧が前記基準電圧から異なるものであることを表わすことに応答して前記プルダウン制御回路が前記プルダウントランジスタをターンオンさせることを特徴とする出力ドライバ。 - 請求項7において、前記第一及び第二レベル検知器回路の各々がゲート型シュミットトリガを有することを特徴とする出力ドライバ。
- 請求項7において、前記プルアップ制御回路が、
前記出力端子と前記プルアップトランジスタの制御端子との間に結合した導通経路を具備すると共に前記第一レベル検知器回路へ結合した制御端子を具備するパストランジスタを有しており、前記プルアップトランジスタの制御端子は、前記第一レベル検知器回路が、前記出力端子における電圧が前記電源電圧と異なるものであることを表わすことに応答して前記出力端子からバイアスされることを特徴とする出力ドライバ。 - 請求項9において、前記プルアップトランジスタが、前記電源電圧近傍の電圧がゲートへ印加されることに応答してターンオフされる導電型の電界効果トランジスタであることを特徴とする出力ドライバ。
- 請求項10において、前記プルダウン制御回路が、
前記出力端子と前記プルダウントランジスタの制御端子との間に結合した導通経路を具備すると共に前記第二レベル検知器回路へ結合した制御端子を具備するパストランジスタを有しており、前記プルダウントランジスタの制御端子が、前記第二レベル検知器回路が前記出力端子における電圧が前記基準電圧と異なるものであることを表わすことに応答して前記出力端子からバイアスされ、
前記プルダウントランジスタが、前記基準電圧近傍の電圧がゲートに印加されることに応答してターンオフされる導電型の電界効果トランジスタであることを特徴とする出力ドライバ。 - 集積回路において、
データ処理動作を実施する機能的回路が設けられており、前記機能的回路は出力端を具備しており、
出力端子が設けられており、
第一バイアス電圧と前記出力端子との間に接続した導通経路を具備すると共に制御端子を具備する第一ドライバトランジスタが設けられており、
前記出力端子における電圧に対応する論理状態を格納するメモリが設けられており、前記メモリは前記出力端子へ結合した入力端を具備しており、
前記機能的回路の出力端へ結合したデータ入力端を具備し、プレチャージ信号を受取る制御入力端を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第一ドライバトランジスタの制御端子へ結合した出力端を具備する第一ドライバ制御回路が設けられており、前記第一ドライバ制御回路が、
前記メモリの内容が前記第一バイアス電圧に対応する論理レベルを有する第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオフし、
前記メモリの内容が第二バイアス電圧に対応する論理レベルを有する第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオンし、
前記機能的回路から前記データ入力端へ印加されたデータ信号が前記第一論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第一ドライバトランジスタをターンオンさせる、
ことを特徴とする集積回路。 - 請求項12において、更に、
前記第二バイアス電圧と前記出力端子との間に結合した導通経路を具備すると共に制御端子を具備する第二ドライバトランジスタが設けられており、
前記機能的回路の出力端へ結合したデータ入力端を具備し、前記プレチャージ信号を受取る制御入力端を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第二ドライバトランジスタの制御端子へ結合した出力端を具備する第二ドライバ制御回路が設けられており、前記第二ドライバ制御回路が、
前記メモリの内容が前記第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオフし、
前記メモリの内容が前記第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオンし、
前記機能的回路から前記データ入力端へ印加されたデータ信号が前記第二論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第二ドライバトランジスタをターンオンさせる、
ことを特徴とする集積回路。 - 請求項12において、更に、
前記出力端子へ結合されており書込み動作期間中に前記機能的回路への入力信号を受取る入力回路が設けられていることを特徴とする集積回路。 - 集積回路の出力端子を駆動するプシュプル出力ドライバを制御する方法において、前記プシュプル出力ドライバは電源電圧と前記出力端子との間に接続したプルアップトランジスタを有すると共に、基準電圧と前記出力端子との間に接続したプルダウントランジスタを有しており、前記プルアップ及びプルダウントランジスタの各々は制御端子を有しており、
前記集積回路の動作サイクルが前記出力端子がデータ状態を送給すべきであることを表わすことに応答して、前記プルアップ及びプルダウントランジスタのうちの一方のトランジスタをターンオンさせると共に他方のトランジスタをターンオフさせることにより前記出力端子を前記電源電圧又は前記基準電圧のいずれかに対応する一方の論理レベルへ駆動し、
前記集積回路の新たな動作サイクルの開始を検知し、
前記検知ステップに応答して、前記駆動ステップにおいてターンオンされた前記一方のトランジスタをターンオフさせると共に前記出力端子上の電圧を前記他方のトランジスタの制御端子へ印加させて前記他方のトランジスタをターンオンさせその後前記他方のトランジスタの制御端子上の電圧を前記出力端子上の電圧に追従させるために前記出力端子を前記一方のトランジスタの制御端子へ結合させること無しに前記他方のトランジスタの制御端子へ結合させる、
上記各ステップを有することを特徴とする方法。 - 請求項15において、更に、
前記結合ステップによって前記出力端子が前記電源電圧と前記基準電圧との間の中間電圧に到達した後に前記出力端子を前記他方のトランジスタから分離させると共に前記他方のトランジスタをターンオフさせる、
上記ステップを有することを特徴とする方法。 - 請求項15において、更に、
前記集積回路へ印加される出力ディスエーブル信号を検知し、
前記出力ディスエーブル信号に応答して、前記プルアップ及びプルダウントランジスタの両方をターンオフさせる、
上記各ステップを有することを特徴とする方法。 - 集積回路の出力端子を駆動するプシュプル出力ドライバを制御する方法において、前記プシュプル出力ドライバは電源電圧と前記出力端子との間に接続したプルアップトランジスタを有すると共に、基準電圧と前記出力端子との間に接続したプルダウントランジスタを有しており、前記プルアップ及びプルダウントランジスタの各々は制御端子を有しており、
前記集積回路の動作サイクルが前記出力端子がデータ状態を送給すべきであることを表わすことに応答して、前記プルアップ及びプルダウントランジスタのうちの一方のトランジスタをターンオンさせると共に他方のトランジスタをターンオフさせることにより前記出力端子を前記電源電圧又は前記基準電圧のいずれかに対応する一方の論理レベルへ駆動し、
前記集積回路の新たなサイクルのアドレス遷移を検知し、
前記検知ステップに応答して、前記出力端子における前記一方の論理レベルをラッチし、且つ前記ラッチした前記一方の論理レベルに基いて、前記駆動ステップにおいてターンオンされた前記一方のトランジスタをターンオフさせると共に前記他方のトランジスタによって前記出力端子をプレチャージする期間中に前記一方のトランジスタがターンオンすることを防止し、
前記出力端子が前記電源電圧と前記基準電圧との間の選択した電圧に到達することに応答して、前記他方のトランジスタをターンオフさせる、
上記各ステップを有することを特徴とする方法。 - 集積回路用出力ドライバにおいて、
第一バイアス電圧と出力端子との間に接続した導通経路を具備すると共に制御端子を具備する第一ドライバトランジスタが設けられており、
データ入力端を具備し、プレチャージを表わすプレチャージ信号を受取る制御入力端を具備し、出力端子へ結合した入力端を具備し、且つ前記第一ドライバトランジスタの制御端子へ結合した出力端を具備する第一ドライバ制御回路が設けられており、前記第一ドライバ制御回路が、
前記出力端子における電圧が第一オフトリップ点よりも前記第一バイアス電圧により近いことに応答してプレチャージ期間中に前記第一ドライバトランジスタをターンオフし、
前記出力端子における電圧が第一オントリップ点よりも第二バイアス電圧により近いことに応答してプレチャージ期間中に前記第一ドライバトランジスタをターンオンし、
プレチャージでない場合に、データ入力端において第一論理状態のデータ信号を受取ることに応答して前記第一ドライバトランジスタをターンオンし、
前記第二バイアス電圧と前記出力端子との間に接続した導通経路を具備すると共に制御端子を具備する第二ドライバトランジスタが設けられており、
データ入力端を具備し、前記プレチャージ信号を受取る制御入力端を具備し、前記出力端へ結合した入力端を具備し、且つ前記第二ドライバトランジスタの制御端子へ結合した出力端を具備する第二ドライバ制御回路が設けられており、前記第二ドライバ制御回路が、
前記出力端子における電圧が第二オフトリップ点より前記第二バイアス電圧により近いことに応答してプレチャージ期間中に前記第二ドライバトランジスタをターンオフし、
前記出力端子における電圧が第二オントリップ点よりも前記第一バイアス電圧により近いことに応答してプレチャージ期間中に前記第二ドライバトランジスタをターンオンし、
プレチャージでない場合に、データ入力端において第二論理状態のデータ信号を受取ることに応答して前記第二ドライバトランジスタをターンオンし、
前記第一オントリップ点及び第二オントリップ点が互いに異なった電圧であり、且つ前記第一ドライバ制御回路がプレチャージ期間中に前記第一ドライバトランジスタをターンオンさせる場合には、前記第二ドライバ制御回路が前記出力端子を前記第二ドライバトランジスタの制御端子へ結合させること無しに前記第一ドライバ制御回路が前記出力端子を前記第一ドライバトランジスタの制御端子へ結合させ、一方前記第二ドライバ制御回路がプレチャージ期間中に前記第二ドライバトランジスタをターンオンさせる場合には、前記第一ドライバ制御回路が前記出力端子を前記第一ドライバトランジスタの制御端子へ結合させること無しに前記第二ドライバ制御回路が前記出力端子を前記第二ドライバトランジスタの制御端子へ結合させることを特徴とする出力ドライバ。 - 請求項19において、前記第一オントリップ点が前記第二オントリップ点よりも前記第二バイアス電圧により近く、且つ前記第二オントリップ点が前記第一オントリップ点よりも前記第一バイアス電圧により近いことを特徴とする出力ドライバ。
- 請求項20において、前記第一オフトリップ点が前記第一オントリップ点よりも前記第一バイアス電圧により近く、
前記第一ドライバ制御回路が、更に、
プレチャージ期間中に前記第一ドライバトランジスタをターンオンすることに応答して、前記出力端子における電圧が前記第一オフトリップ点に到達するまで前記第一ドライバトランジスタをオン状態に維持し、
前記第二オフトリップ点が前記第二オントリップ点よりも前記第二バイアス電圧により近く、
前記第二ドライバ制御回路が、更に、
プレチャージ期間中に前記第二ドライバトランジスタをターンオンすることに応答して、前記出力端子における電圧が前記第二オフトリップ点に到達するまで、前記第二ドライバトランジスタをオン状態に維持する、
ことを特徴とする出力ドライバ。 - 請求項21において、前記第一及び第二ドライバ制御回路の各々がシュミットトリガを有することを特徴とする出力ドライバ。
- 請求項19において、更に、
前記出力端子に結合したデータ入力端を具備し、出力端を具備し、且つ前記出力端子における電圧に対応するデータ状態が前記プレチャージ信号に応答して前サイクルデータ格納手段内にラッチされるように前記プレチャージ信号を受取る制御入力端を具備する前サイクルデータ格納手段が設けられており、
前記前サイクル格納手段の出力端が、前記第一ドライバ制御回路が前記第一バイアス電圧に対応する格納されたデータ状態に応答してディスエーブルされるような態様で、且つ前記第二ドライバ制御回路が前記第二バイアス電圧に対応する格納されたデータ状態に応答してディスエーブルされるような態様で前記第一及び第二ドライバ制御回路へ結合されていることを特徴とする出力ドライバ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US80938791A | 1991-12-17 | 1991-12-17 | |
US809387 | 1991-12-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05290581A JPH05290581A (ja) | 1993-11-05 |
JP3636477B2 true JP3636477B2 (ja) | 2005-04-06 |
Family
ID=25201227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33649092A Expired - Fee Related JP3636477B2 (ja) | 1991-12-17 | 1992-12-17 | プレチャージ用出力ドライバ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5450019A (ja) |
EP (2) | EP0837562B1 (ja) |
JP (1) | JP3636477B2 (ja) |
DE (2) | DE69231912T2 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0678983B1 (en) * | 1994-04-22 | 1998-08-26 | STMicroelectronics S.r.l. | Output buffer current slew rate control integrated circuit |
US5513140A (en) * | 1994-06-01 | 1996-04-30 | Micron Technology, Inc. | Data output buffer |
US5831908A (en) * | 1994-07-29 | 1998-11-03 | Nkk Corporation | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit |
US5698994A (en) * | 1994-07-29 | 1997-12-16 | Nkk Corporation | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit |
KR970005574B1 (ko) * | 1994-08-24 | 1997-04-17 | 현대전자산업 주식회사 | 노이즈 감쇠 출력 버퍼 |
US5668449A (en) * | 1994-10-27 | 1997-09-16 | Sgs-Thomson Microelectronics, Inc. | Motor with input-controlled high side driver |
KR0171954B1 (ko) * | 1995-06-30 | 1999-03-30 | 김주용 | 데이타 버스 구동 회로 |
KR0152947B1 (ko) * | 1995-06-30 | 1998-10-15 | 문정환 | 노이즈를 차단하는 어드레스 버퍼 |
US5684410A (en) * | 1995-07-03 | 1997-11-04 | Guo; Frank Tzen-Wen | Preconditioning of output buffers |
US5781058A (en) * | 1995-08-30 | 1998-07-14 | Cherry Semiconductor Corporation | Totem pole driver with cross conduction protection and default low impedance state output |
US5841313A (en) * | 1995-08-30 | 1998-11-24 | Cherry Semiconductor Corporation | Switch with programmable delay |
US5691950A (en) * | 1996-01-19 | 1997-11-25 | Sgs-Thomson Microelectronics, Inc. | Device and method for isolating bit lines from a data line |
US5802004A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Clocked sense amplifier with wordline tracking |
US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
US5883838A (en) * | 1996-01-19 | 1999-03-16 | Stmicroelectronics, Inc. | Device and method for driving a conductive path with a signal |
US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
US5619466A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Low-power read circuit and method for controlling a sense amplifier |
US5898315A (en) * | 1996-05-17 | 1999-04-27 | Cypress Semiconductor Corp. | Output buffer circuit and method having improved access |
US5831453A (en) * | 1996-12-30 | 1998-11-03 | Intel Corporation | Method and apparatus for low power data transmission |
US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
US6026496A (en) * | 1997-12-31 | 2000-02-15 | Micron Technology, Inc. | Method and apparatus for generating a pulse |
US6046617A (en) * | 1998-06-25 | 2000-04-04 | National Semiconductor Corporation | CMOS level detection circuit with hysteresis having disable/enable function and method |
US5933371A (en) * | 1998-06-26 | 1999-08-03 | Kabushiki Kaisha Toshiba | Write amplifier for use in semiconductor memory device |
US6172529B1 (en) * | 1998-09-28 | 2001-01-09 | International Business Machines Corporation | Compound domino logic circuit having output noise elimination |
KR100365562B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 기억소자의 테스트회로 |
US6236245B1 (en) * | 1999-06-11 | 2001-05-22 | Triscend Corporation | Output pre-driver for reducing totem pole current |
IT1313853B1 (it) * | 1999-11-26 | 2002-09-24 | St Microelectronics Srl | Buffer di uscita sincrono, particolarmente per memorie non volatili. |
EP1122887A1 (en) * | 2000-01-31 | 2001-08-08 | STMicroelectronics S.r.l. | Pre-charging circuit of an output buffer |
US6420905B1 (en) | 2000-09-07 | 2002-07-16 | John Haven Davis | Vented CMOS dynamic logic system |
US6366123B1 (en) | 2001-02-05 | 2002-04-02 | Etron Technology, Inc. | Input buffer circuit for low power application |
US6559678B1 (en) * | 2001-12-24 | 2003-05-06 | Nanoamp Solutions, Inc. | Node predisposition circuit |
US6707331B1 (en) | 2002-07-19 | 2004-03-16 | Xilinx, Inc. | High speed one-shot circuit with optional correction for process shift |
US6653873B1 (en) * | 2002-07-19 | 2003-11-25 | Xilinx, Inc. | Large loading driver circuit with high speed and low crowbar current |
US7032143B1 (en) * | 2002-11-05 | 2006-04-18 | William Kenneth Waller | Memory data path circuit |
US6771097B1 (en) * | 2003-04-22 | 2004-08-03 | Broadcom Corporation | Series terminated CMOS output driver with impedance calibration |
KR100650194B1 (ko) | 2004-12-31 | 2006-11-27 | 매그나칩 반도체 유한회사 | Cmos 포트 드라이버 |
US8860398B2 (en) * | 2011-02-11 | 2014-10-14 | Fairchild Semiconductor Corporation | Edge rate control gate driver for switching power converters |
US9252764B1 (en) | 2013-03-12 | 2016-02-02 | Cirrus Logic, Inc. | Systems and methods for reducing spike voltages in a switched output stage |
US8872561B2 (en) * | 2013-03-14 | 2014-10-28 | Cirrus Logic, Inc. | Systems and methods for edge control based on detecting current direction in a switched output stage |
US8970258B2 (en) | 2013-03-14 | 2015-03-03 | Cirrus Logic, Inc. | Systems and methods for edge control in a switched output stage |
US9847706B2 (en) | 2013-03-14 | 2017-12-19 | Cirrus Logic, Inc. | Systems and methods for reducing voltage ringing in a power converter |
JP6483997B2 (ja) | 2014-10-10 | 2019-03-13 | ローム株式会社 | パワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置 |
US10193544B2 (en) * | 2017-04-21 | 2019-01-29 | Ford Global Technologies, Llc | Minimizing ringing in wide band gap semiconductor devices |
CN108832900B (zh) * | 2018-05-31 | 2024-07-12 | 北京集创北方科技股份有限公司 | 运算放大电路及其过流保护方法 |
CN113302570B (zh) * | 2019-03-06 | 2022-10-11 | 华为技术有限公司 | 一种接口电路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5942690A (ja) * | 1982-09-03 | 1984-03-09 | Toshiba Corp | 半導体記憶装置 |
US4751407A (en) * | 1986-12-19 | 1988-06-14 | Hughes Aircraft Company | Self-timing circuit |
JPH0817037B2 (ja) * | 1987-12-03 | 1996-02-21 | 松下電子工業株式会社 | スタティックramの出力回路 |
US4992677A (en) * | 1988-03-23 | 1991-02-12 | Hitachi, Ltd. | High speed MOSFET output buffer with low noise |
KR910002748B1 (ko) * | 1988-04-12 | 1991-05-04 | 삼성 반도체통신 주식회사 | 반도체장치에 있어서 데이타 출력 버퍼회로 |
US4876465A (en) * | 1988-06-17 | 1989-10-24 | Dallas Semiconductor Corporation | Dynamic CMOS buffer for low current switching |
US4880997A (en) * | 1988-08-18 | 1989-11-14 | Ncr Corporation | Low noise output buffer circuit |
JP2521522B2 (ja) * | 1988-09-09 | 1996-08-07 | 三菱電機株式会社 | 信号伝送回路 |
US5051619A (en) * | 1989-09-07 | 1991-09-24 | Harris Corporation | Predrive circuit having level sensing control |
JP2900559B2 (ja) * | 1990-08-09 | 1999-06-02 | 日本電気株式会社 | データ出力回路 |
US5124577A (en) * | 1990-09-28 | 1992-06-23 | Benchmarq Microelectronics, Inc. | Circuit for presetting the voltage of an output terminal |
-
1992
- 1992-12-16 DE DE69231912T patent/DE69231912T2/de not_active Expired - Fee Related
- 1992-12-16 EP EP98100115A patent/EP0837562B1/en not_active Expired - Lifetime
- 1992-12-16 EP EP92311513A patent/EP0547891B1/en not_active Expired - Lifetime
- 1992-12-16 DE DE69231920T patent/DE69231920T2/de not_active Expired - Fee Related
- 1992-12-17 JP JP33649092A patent/JP3636477B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-26 US US08/185,650 patent/US5450019A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69231912D1 (de) | 2001-08-09 |
EP0547891A3 (en) | 1993-12-08 |
EP0837562A3 (en) | 1998-05-20 |
EP0837562A2 (en) | 1998-04-22 |
DE69231920T2 (de) | 2002-04-11 |
EP0547891A2 (en) | 1993-06-23 |
EP0837562B1 (en) | 2001-07-04 |
DE69231920D1 (de) | 2001-08-09 |
EP0547891B1 (en) | 2001-07-04 |
JPH05290581A (ja) | 1993-11-05 |
US5450019A (en) | 1995-09-12 |
DE69231912T2 (de) | 2002-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3636477B2 (ja) | プレチャージ用出力ドライバ回路 | |
JP2502943B2 (ja) | 高速センスアンプ | |
US4744063A (en) | Static memory utilizing transition detectors to reduce power consumption | |
US4983860A (en) | Data output buffer for use in semiconductor device | |
US4766572A (en) | Semiconductor memory having a bypassable data output latch | |
KR970008786B1 (ko) | 반도체 집적회로 | |
EP0604195A2 (en) | Dual dynamic sense amplifiers for a memory array | |
SE513715C2 (sv) | Utgångskrets för dynamiska direktaccessminnesceller | |
KR970004821B1 (ko) | 출력회로 | |
US5073872A (en) | Data output control circuit for semiconductor storage device | |
US6278638B1 (en) | Pulse generator circuit and semiconductor memory provided with the same | |
US5646902A (en) | Static random access memory device with low power dissipation | |
JP2000021180A (ja) | 内蔵ラッチを備えたダイナミック・センス増幅器 | |
JP2001110187A (ja) | 改良型sramの方法と装置 | |
KR970003810B1 (ko) | 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 | |
JP2733578B2 (ja) | Cmosラッチ回路 | |
JPH06150666A (ja) | 入力回路 | |
US4963774A (en) | Intermediate potential setting circuit | |
JPH0456400B2 (ja) | ||
US5051955A (en) | Semiconductor memory having improved data readout scheme | |
US6084455A (en) | High-speed CMOS latch | |
JP3032966B2 (ja) | 基準クロック発生回路 | |
US5901098A (en) | Ground noise isolation circuit for semiconductor memory device and method thereof | |
KR100233331B1 (ko) | 신호천이검출회로 | |
US6281719B1 (en) | Output pad precharge circuit for semiconductor devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040602 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040611 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040902 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050105 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |