JPH0474381A - アドレス信号変化検知回路 - Google Patents
アドレス信号変化検知回路Info
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- JPH0474381A JPH0474381A JP2189918A JP18991890A JPH0474381A JP H0474381 A JPH0474381 A JP H0474381A JP 2189918 A JP2189918 A JP 2189918A JP 18991890 A JP18991890 A JP 18991890A JP H0474381 A JPH0474381 A JP H0474381A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置の特にノイズが入力されても
出力信号に影響がないようにしたアドレス信号変化検知
回路（以下ムＴＤ回路と祢す）に関するものである。
出力信号に影響がないようにしたアドレス信号変化検知
回路（以下ムＴＤ回路と祢す）に関するものである。
最初にＡＴＤ回路の原理について説明する。
ムＴＤ回路とはアドレス信号変化点を検出して回路内部
で新しい信号を発生させる回路で、このアドレス信号変
化点の検出により、アクセス時間の短縮化、消費電流の
低減に用いられている。
で新しい信号を発生させる回路で、このアドレス信号変
化点の検出により、アクセス時間の短縮化、消費電流の
低減に用いられている。
次に、どの様にしてアドレス信号変化点を検出するかを
説明する。
説明する。
第６図はムＴＤ回路をモデル的に示した回路図である。
ここで、ＡＦｉ、アドレス信号、ＯＲはチップセレクト
信号である。ＵＳはアドレス信号と遅延回路ａ６１Ｗ′
ｃよる遅延信号との排他的論理和回路である。この排他
的論理和回路というのは入力される信号のレベルがａて
「高」（以下１Ｈ１と称す）ｔたは丁ぺて「低」（以下
書Ｌｌと称す）の時出力りは１Ｌ＠となり、入力される
信号のレベルが上記以外の時出力信号Ｄ ｕ ｌ ａ
１となるような論理和である。すなわち、第６図におい
て遅延回路Ｑ−を通る信号と遅延回路ａ＠を通らない信
号が論理和回路０８に入力されると、遅延時間の間だけ
両信号が互いに異なるため、その異なった部分に対応す
る出力信号だけＭＨＩとなり、その他の場合ｉｊ ＠
Ｌ Ｉとなる。この状態の波形を第７図に示す。但し、
横軸は時間、縦軸に電圧である。
信号である。ＵＳはアドレス信号と遅延回路ａ６１Ｗ′
ｃよる遅延信号との排他的論理和回路である。この排他
的論理和回路というのは入力される信号のレベルがａて
「高」（以下１Ｈ１と称す）ｔたは丁ぺて「低」（以下
書Ｌｌと称す）の時出力りは１Ｌ＠となり、入力される
信号のレベルが上記以外の時出力信号Ｄ ｕ ｌ ａ
１となるような論理和である。すなわち、第６図におい
て遅延回路Ｑ−を通る信号と遅延回路ａ＠を通らない信
号が論理和回路０８に入力されると、遅延時間の間だけ
両信号が互いに異なるため、その異なった部分に対応す
る出力信号だけＭＨＩとなり、その他の場合ｉｊ ＠
Ｌ Ｉとなる。この状態の波形を第７図に示す。但し、
横軸は時間、縦軸に電圧である。
以上がムＴＤ回路の原理である。
次にいろいろあるムＴＤ回路の内、第１図に示すムＴＤ
回路を例にとって具体的に説明する。
回路を例にとって具体的に説明する。
図において、第６図と同様にＡからはアドレス信号が入
力され、ａＳからはチップセレクト信号が入力される。
力され、ａＳからはチップセレクト信号が入力される。
ここで、Ｑ点、Ｔ点にはコンデンサ＋４１ ＋５１が付
加されているので１点Ｐを通過する信号が瞬間的に１Ｈ
ｔから１Ｌ１または“Ｌ。
加されているので１点Ｐを通過する信号が瞬間的に１Ｈ
ｔから１Ｌ１または“Ｌ。
からＩＨｌに変化する信号であっても、Ｑ点を通過する
信号は時間を掛けながら変化する（なまりながら変化す
る）が、′ＨＷからｌ Ｌ ｅに変化する際、その様に
なるのをｆａｌｌ ｄｅｌａｙと称し、′Ｌ′からｌＨ
ｏに変化する際、その様になるのｆ ｒｉｓｅ ｄｅｌ
ａｙと称する。ここでは、Ｑ点全通 信号はｆａｌｌ
１ｅｌａｙ ＩＣ、Ｔ点を通過する信号はｒ１θｅ ｄ
ｅｌａｙに設計されているものとする。
信号は時間を掛けながら変化する（なまりながら変化す
る）が、′ＨＷからｌ Ｌ ｅに変化する際、その様に
なるのをｆａｌｌ ｄｅｌａｙと称し、′Ｌ′からｌＨ
ｏに変化する際、その様になるのｆ ｒｉｓｅ ｄｅｌ
ａｙと称する。ここでは、Ｑ点全通 信号はｆａｌｌ
１ｅｌａｙ ＩＣ、Ｔ点を通過する信号はｒ１θｅ ｄ
ｅｌａｙに設計されているものとする。
Ｋ８図は第１図のＡＴＤ回路中の各人魚、Ｐ点。
Ｑ点、Ｒ点、８点、Ｔ点のパルス信号と出力ＡＴＤ信号
の波形図を示す。
の波形図を示す。
次にＭＯＳインバータの内よく用いられるＣＭＯＳイン
バータについて説明する。
バータについて説明する。
第９図において、（８）は電源電圧で、通常６ｖである
。ｔｓ＋ＦｉｐチャネルＭＯＳ）ランジスタ（以下ＰＭ
ＯＳと称ｆ）、（１０１はＮチャネルＭＯ日トランジス
タ（以下ＮＭＯＢと称す）。またＶＩＮか・ら信号、が
入力し、Ｖｏｕｔから信号が出力する。
。ｔｓ＋ＦｉｐチャネルＭＯＳ）ランジスタ（以下ＰＭ
ＯＳと称ｆ）、（１０１はＮチャネルＭＯ日トランジス
タ（以下ＮＭＯＢと称す）。またＶＩＮか・ら信号、が
入力し、Ｖｏｕｔから信号が出力する。
ところで、このＣＭＯＳインバータはその内部のＰ Ｍ
０８ ＋９１をＮ Ｍ ＯＢ （１αのゲート幅を変
化されることによって、入力信号と出力信号の電圧の関
係が第１０図のようになる。
０８ ＋９１をＮ Ｍ ＯＢ （１αのゲート幅を変
化されることによって、入力信号と出力信号の電圧の関
係が第１０図のようになる。
Ｖｏｕｔが急に変化するようなＶＩＮ、つ′１１Ｌでは
点線で示す所の電圧＠ （１４Ｑ瞠を論理しきい値とい
う。従来のＡＴＤ回路に用いられているＣＭＯＳインバ
ータはＨｉｏ図の曲線ａ匂の特性を示すもので、ＰＭＯ
Ｓのゲート幅（以下Ｎｐと呼ぶ）とＮＭＯＳのゲート幅
（以下ＷＮと呼ぶ）の関係がおよそＷｐ＝２Ｗｙである
。ところがＷｐを２Ｗｎより大きくして行くとｖｏｕｔ
とＶＸＨの特性曲線は０りからαルの方向に移動し、論
理しきい値が下がり、またＷｐをＰｉＭより小さくして
行くとｖｏｕｔとｖｒ夏 の特性曲線は１Ｉ２１からＱ
ｌの方向に移動し、論理しきい値は上がる。尚、参考ま
でにＣＭＯＳインバータの半導体記憶装置の断面構造を
第１１図に示す。
点線で示す所の電圧＠ （１４Ｑ瞠を論理しきい値とい
う。従来のＡＴＤ回路に用いられているＣＭＯＳインバ
ータはＨｉｏ図の曲線ａ匂の特性を示すもので、ＰＭＯ
Ｓのゲート幅（以下Ｎｐと呼ぶ）とＮＭＯＳのゲート幅
（以下ＷＮと呼ぶ）の関係がおよそＷｐ＝２Ｗｙである
。ところがＷｐを２Ｗｎより大きくして行くとｖｏｕｔ
とＶＸＨの特性曲線は０りからαルの方向に移動し、論
理しきい値が下がり、またＷｐをＰｉＭより小さくして
行くとｖｏｕｔとｖｒ夏 の特性曲線は１Ｉ２１からＱ
ｌの方向に移動し、論理しきい値は上がる。尚、参考ま
でにＣＭＯＳインバータの半導体記憶装置の断面構造を
第１１図に示す。
従来のムＴＤ回路は以上のように構成されていたので、
アドレス信号の伝達速度を速くする必要があるが、アド
レス信号の伝達速度を速くするとノイズを拾い、ノイズ
を拾わない様に回路を組むと伝達速度が遅くなるという
問題点があった。
アドレス信号の伝達速度を速くする必要があるが、アド
レス信号の伝達速度を速くするとノイズを拾い、ノイズ
を拾わない様に回路を組むと伝達速度が遅くなるという
問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、アドレス信号の伝達速度を遅くする事なく、
入力ノイズに強いアドレス信号変化検知回路を得る事を
目的とする。
たもので、アドレス信号の伝達速度を遅くする事なく、
入力ノイズに強いアドレス信号変化検知回路を得る事を
目的とする。
この発明に係るムＴＤ回路は、第１の高い論理しきい値
を有するＭＯＳインバータと、このＷＩｌの論理しきい
値より低い第８の論理しきい値を有するＭＯＢインバー
タを含んでいること誉轢黴とする。
を有するＭＯＳインバータと、このＷＩｌの論理しきい
値より低い第８の論理しきい値を有するＭＯＢインバー
タを含んでいること誉轢黴とする。
この発明におけるＭＯ日インバータは、論理しきい値が
高いＣＭＯＳインバータにノイズを伴なった１Ｌ １信
号が入力され九場合このインバータはこのノイズを読み
とらず、論理しきい値が低いＣＭＯＳインバータにノイ
ズを伴なったＩＨ１信号が入力された場合このインバー
タはこのノイズを読みとらないために入力信号に含まれ
たノイズが出力信号に現われない。
高いＣＭＯＳインバータにノイズを伴なった１Ｌ １信
号が入力され九場合このインバータはこのノイズを読み
とらず、論理しきい値が低いＣＭＯＳインバータにノイ
ズを伴なったＩＨ１信号が入力された場合このインバー
タはこのノイズを読みとらないために入力信号に含まれ
たノイズが出力信号に現われない。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示すムＴＤ回路の回路図
で、図中符号…〜（６）は前記従来のものと同一につき
説明を省略する。また、＋７１ 、 ＋８１も従来のも
のと回路としては同等のものでめるが、内部構造的に違
う。つまり、ＮＯＲ回路（力（８）に含まれるＣＭＯＳ
インバータのｗｐとＶＸＯ比を故意に変え（Ｗｐ、ＷＮ
については＠１１図参照）、ＮＯＲ回路（７）には論理
しきい値が高いＣＭＯＥ！インバータを組み込み、ＮＯ
Ｒ回路（８）ＶＣは論理しきい値が低いＣＭＯＳインバ
ータを組み込んだ所が前記従来のものと異なる所であり
、本発明の特徴でもある。
で、図中符号…〜（６）は前記従来のものと同一につき
説明を省略する。また、＋７１ 、 ＋８１も従来のも
のと回路としては同等のものでめるが、内部構造的に違
う。つまり、ＮＯＲ回路（力（８）に含まれるＣＭＯＳ
インバータのｗｐとＶＸＯ比を故意に変え（Ｗｐ、ＷＮ
については＠１１図参照）、ＮＯＲ回路（７）には論理
しきい値が高いＣＭＯＥ！インバータを組み込み、ＮＯ
Ｒ回路（８）ＶＣは論理しきい値が低いＣＭＯＳインバ
ータを組み込んだ所が前記従来のものと異なる所であり
、本発明の特徴でもある。
この様に構成されたムＴＤ回路において、ノイズに伴な
ったアドレス信号が入力された場合會考える。ここで２
種類の場合が考えられる。
ったアドレス信号が入力された場合會考える。ここで２
種類の場合が考えられる。
すなわち、
ｆｉｌアドレス入力信号が充分に低いｌＬｌである時に
、それに伴なうノイズがある程度高い電圧（中間電圧）
１に示す場合。
、それに伴なうノイズがある程度高い電圧（中間電圧）
１に示す場合。
ｔｂ＋アドレス入力信号が充分に高い１Ｈ１である時に
、それに伴なうノイズがある程度低い電圧（中間電圧）
を示す場合〇 の２種類である。
、それに伴なうノイズがある程度低い電圧（中間電圧）
を示す場合〇 の２種類である。
＋Ｌｌの場合の波形図を第２図に、ｆｂｌの場合の波形
図を第８図に示す。但し、図中の波形Ａ、Ｐ。
図を第８図に示す。但し、図中の波形Ａ、Ｐ。
Ｑ ＝ Ｒ＊ ” ＊ ’ｒ Ｆｉ第１図の各Ａ＊ Ｐ
９ Ｑ＊ Ｒ＊Ｅｌ、Ｔ点を通過する信号を示す。また
、ａＳ信号は今１Ｌ１として考える。
９ Ｑ＊ Ｒ＊Ｅｌ、Ｔ点を通過する信号を示す。また
、ａＳ信号は今１Ｌ１として考える。
まず前記（＆）の場合を説明する。
第１図０ＮＯＲ回路（７）には論理しきい値が高いＣＭ
ＯＳインバータが含まれているので、第２回国のような
ノイズを伴なった１Ｌ１信号が第１図の囚から入力され
ても、ＮＯＲ回路・；−はそのノイズを読み取らず、１
１１図の（Ｐ）の所では第２図（Ｐ）のようなノイズを
伴なわないＩ Ｈ１信号となる。ところが、第１図のＮ
ＯＲ回路（８）は論理しきい値が低いＣＭＯＳインバー
タが含まれているので、第１図の囚から入力されたアド
レス信号のノイズを読み取り、第１図の（Ｅｌ）の所で
はｇｇｓ図（明のようなノイズを伴なったＩＨ′信号と
なる。さらに、第１図の（Ｐ）を通過した信号はインバ
ータ（１）を通過して（りの所では第２図（りのような
Ｉ Ｌ ｌ ４号となる。
ＯＳインバータが含まれているので、第２回国のような
ノイズを伴なった１Ｌ１信号が第１図の囚から入力され
ても、ＮＯＲ回路・；−はそのノイズを読み取らず、１
１１図の（Ｐ）の所では第２図（Ｐ）のようなノイズを
伴なわないＩ Ｈ１信号となる。ところが、第１図のＮ
ＯＲ回路（８）は論理しきい値が低いＣＭＯＳインバー
タが含まれているので、第１図の囚から入力されたアド
レス信号のノイズを読み取り、第１図の（Ｅｌ）の所で
はｇｇｓ図（明のようなノイズを伴なったＩＨ′信号と
なる。さらに、第１図の（Ｐ）を通過した信号はインバ
ータ（１）を通過して（りの所では第２図（りのような
Ｉ Ｌ ｌ ４号となる。
８１！１図のインバータ（３）も同じ＜ＩＦ５図の（Ｔ
）の所での信号ＦｉＳＳ図（如のように反転してノイズ
を伴なった１Ｌ“信号となる。また、第１図の（Ｑ）１
に通過した信号はさらにインバータ（！）を通過して、
ＣＲ）の所の信号は第１図但）のようにｔ Ｈｌ信号と
なる。
）の所での信号ＦｉＳＳ図（如のように反転してノイズ
を伴なった１Ｌ“信号となる。また、第１図の（Ｑ）１
に通過した信号はさらにインバータ（！）を通過して、
ＣＲ）の所の信号は第１図但）のようにｔ Ｈｌ信号と
なる。
最後に、第１図の但）を通過した１Ｈ１信号と（Ｔ）を
通過したノイズを伴なった１Ｌ１信号が、第１図のＮＯ
Ｒ回路（６）ｔ−通過すると、ＮＯＲ回路６）の性質と
して一方がＨｌｙｈであれば他方はどんな信号であって
も出力は１Ｈ１となるので、ＡＴＤ出力信号は第２図の
（ＡＴＤ）で示すようにノイズを伴なわない１Ｌ１信号
となる。
通過したノイズを伴なった１Ｌ１信号が、第１図のＮＯ
Ｒ回路（６）ｔ−通過すると、ＮＯＲ回路６）の性質と
して一方がＨｌｙｈであれば他方はどんな信号であって
も出力は１Ｈ１となるので、ＡＴＤ出力信号は第２図の
（ＡＴＤ）で示すようにノイズを伴なわない１Ｌ１信号
となる。
以上の様に、信号の伝達速度を遅くすることなく、アド
レス入力信号の狩っていた入力ノイズの影響１ｒ無くす
事ができる。
レス入力信号の狩っていた入力ノイズの影響１ｒ無くす
事ができる。
また、（ｂｌの場合についても全く同様である（第８図
８照）。
８照）。
！４図第５図は第２図第８図におけるＡＴＤ回路の入力
信号と出力信号の波形図のみを取り出して示したもので
、第４図は論理しきい値が尚いＣＭＯＳインバータにノ
イズの伴ったＩＬ１信号が出力されてもインバータはノ
イズを読み取らず、ま九、第Ｓ図は論理しきい値が低い
ＣＭＯＳインバータにノイズを伴ったＩＨ１信号が入力
してもインバータはノイズを読み取らないことを示して
いる。
信号と出力信号の波形図のみを取り出して示したもので
、第４図は論理しきい値が尚いＣＭＯＳインバータにノ
イズの伴ったＩＬ１信号が出力されてもインバータはノ
イズを読み取らず、ま九、第Ｓ図は論理しきい値が低い
ＣＭＯＳインバータにノイズを伴ったＩＨ１信号が入力
してもインバータはノイズを読み取らないことを示して
いる。
以上のようにこの発明によれば、論理しきい値の高いＣ
ＭＯＳインバータと論理しきい値の低いＣＭＯＳインバ
ータをムＴＤ回路内に組み込んだので、信号の伝達速度
を遅くする事なくノイズに強くすることができるムＴＤ
回路が得られるという効果がある。
ＭＯＳインバータと論理しきい値の低いＣＭＯＳインバ
ータをムＴＤ回路内に組み込んだので、信号の伝達速度
を遅くする事なくノイズに強くすることができるムＴＤ
回路が得られるという効果がある。
ＪＩＩＩ図はこの発明および従来共通のムＴＤ回路の回
路図、第３図〜第５図はこの発明の一実施列であるノイ
ズを伴なった入力信号がムＴＤ回路に入力された場合の
各点の信号の波形図、ｗ！、６図は従来のＡＴＤ回路を
モデル的に説明するための回路図、第７図ｒｉｓｒａ図
の２つの入ヵ信号と１つの出力信号の波形図、第８図は
従来の第１図の回路の各点の信号の波形図、ａ！９図は
従来のＣＭＯＢインバータ出力回路の回路図、第１Ｏ図
は纂９図ＤＣＭ Ｏ８インバータの入力−出力特性を示
す曲線図、第１１５ＡはＣＭＯＳインバータの内部構造
断面図である。 図において、Ｉｌｌ〜（３）はインバータ、（４１、（
６）はコンデンサを示す。
路図、第３図〜第５図はこの発明の一実施列であるノイ
ズを伴なった入力信号がムＴＤ回路に入力された場合の
各点の信号の波形図、ｗ！、６図は従来のＡＴＤ回路を
モデル的に説明するための回路図、第７図ｒｉｓｒａ図
の２つの入ヵ信号と１つの出力信号の波形図、第８図は
従来の第１図の回路の各点の信号の波形図、ａ！９図は
従来のＣＭＯＢインバータ出力回路の回路図、第１Ｏ図
は纂９図ＤＣＭ Ｏ８インバータの入力−出力特性を示
す曲線図、第１１５ＡはＣＭＯＳインバータの内部構造
断面図である。 図において、Ｉｌｌ〜（３）はインバータ、（４１、（
６）はコンデンサを示す。
Claims (1)
- アドレス信号の変化を検知して信号を出力するアドレス
信号変化検知回路において、第１の高い論理しきい値を
有するＭＯＳインバータとこの第１の論理しきい値より
も低い第８の論理しきい値を有するＭＯＳインバータを
含んだことを特徴とするアドレス信号変化検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189918A JPH0474381A (ja) | 1990-07-16 | 1990-07-16 | アドレス信号変化検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189918A JPH0474381A (ja) | 1990-07-16 | 1990-07-16 | アドレス信号変化検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474381A true JPH0474381A (ja) | 1992-03-09 |
Family
ID=16249391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189918A Pending JPH0474381A (ja) | 1990-07-16 | 1990-07-16 | アドレス信号変化検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796674A (en) * | 1996-03-22 | 1998-08-18 | Sharp Kabushiki Kaisha | Signal transition detection circuit |
-
1990
- 1990-07-16 JP JP2189918A patent/JPH0474381A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796674A (en) * | 1996-03-22 | 1998-08-18 | Sharp Kabushiki Kaisha | Signal transition detection circuit |
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