KR0172439B1 - 반도체 메모리장치의 결함 워드라인 검출회로 및 그 방법 - Google Patents

반도체 메모리장치의 결함 워드라인 검출회로 및 그 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야;
본 발명은 반도체 메모리 장치의 결함워드라인 검출에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제;
본 발명은 워드라인의 결함(단락)여부를 감지하기 위한 테스트를 수행함에 있어서 감지 트랜지스터 및 그에 상응하는 패드가 필요 없는 워드라인 결함 검출회로 및 그 방법을 제공한다.
3. 발명의 해결방법의 요지;
본 발명은 워드라인과 비트라인에 의해 지정되는 메모리 쎌 어레이와 동작주기가 되면 상기 메모리 쎌 어레이에 데이타를 잃거나 쓰기위한 주변회로를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이가 다수개의 뱅크로 분할되며 상기 각 뱅크는 워드라인을 선택하기 위한 로우 디코더와, 상기 뱅크내의 쎌에 데이타를 읽거나 쓰기 위해서 상기 워드라인을 미리 결정된 승압전압으로 풀업하는 승압전압발생기와, 상기 승압전압발생기의 출력은 상기 다수개의 뱅크에 공통으로 연결되어 있으며 상기 동작주기동안 상기 다수개의 뱅크 중 특정 뱅크의 로우 디코더만을 선택적으로 동작시켜서 상기 동작주기동안 메모리 소자내 워드라인 한개만을 선택하기 위한 제어회로를 제공함에 있다.
4. 발명의 중요한 용도;
본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치의 결함워드라인 검출회로 및 그 방법
제1도는 종래 기술에 따른 결함워드라인 검출회로의 블럭도.
제2도는 본 발명에 따른 뱅크 제어신호 발생회로의 상세회로도.
제3도는 제2도의 동작 타이밍도.
제4도는 본 발명에 따른 뱅크 제어의 전체 칩구성의 실시예도.
제5도는 본 발명에 따른 뱅크 제어 구성의 블럭도.
본 발명은 반도체 메모리 장치의 결함워드라인 검출에 관한 것으로, 특히 감지 트랜지스터 및 패드를 제거한 결함워드라인 검출회로 및 그 방법에 관한 것이다.
반도체 소자와 회로 및 공정기술의 발전으로 메모리 소자의 집적도가 높아짐에 따라 칩 사이즈(chip size)를 최소화하기 위해 디자인 규칙(Design Rule)을 조밀하게 가wu감으로 인하여 공정 마아진(Process Margin)이 감소하여 입자(Particle) 또는 마이크로 브리지(μ-bridge)성 단락 실패(Short Fail) 현상이 증가하게 된다. 특히 메모리 쎌 어레이(Memory Cell Array)를 통과하는 워드라인(Word Line:W/L)들에 입자 또는 마이크로 브리지가 존재할 경우 긴 로우어드레스 스트로우브 시간(tRAS) 조건에서 워드라인의 전압레벨 강하에 의해 실패 현상이 증가하게 된다. 제1도는 종래 기술에 따른 결함워드라인 검출회로의 블럭도이다. 제1도를 참조하면, 마이크로 브리지 또는 단락이 존재하는 워드라인을 정확하게 찾아내어 리페어(Repair)해 주어야 하는데 제1도에 제시한 종래기술의 경우 로우 디코더(Row Decoder) 20으로 부터 코딩(coding)된 워드라인을 인에이블(enable)하여 단락(마이크로 브리지성)이 존재하는 워드라인의 경우 워드라인 레벨(Level)이 하강하여 외부 패드(PAD)를 통해 전압을 가할 때 감지 트랜지스터 Q1∼Q2가 턴-온(Turn-on)되지 않으므로 저항의 강하가 발생하지 않게 된다. 이와 같이 저항의 강하에 의해 워드라인 단락여부를 결정하는 방법을 사용하기 위해서는 각 워드라인마다 감지 트랜지스터가 존재하여야 하며 테스트할 수 있도록 패드를 만들어 주어야 한다. 또한 리프레쉬(Refresh)를 위해서 동시에 다수개의 워드라인 들이 인에이블되는 경우 단락이 난 워드라인을 정확하게 판별할 수 없으므로, 동시에 인에이블되는 워드라인들을 모두 리페어(Repair)해야 하기 때문에 리페어 효율이 떨어지게 되는 문제점이 있다.
따라서, 본 발명의 목적은 워드라인의 결함(단락)여부를 감지하기 위한 테스트를 수행함에 있어서 감지 트랜지스터 및 그에 상응하는 패드가 필요 없는 결함 워드라인 검출회로 및 그 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 워드라인과 비트라인에 의해 지정되는 메모리 쎌 어레이와 동작주기가 되면 상기 메모리 쎌 어레이에 데이타를 읽거나 쓰기 위한 주변회로를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이가 다수개의 뱅크로 분할되며 상기 각 뱅크는 워드라인을 선택하기 위한 로우 디코더와, 상기 뱅크내의 쎌에 데이타를 읽거나 쓰기 위해서 상기 워드라인을 미리 결정된 승압전압으로 풀업하는 승압전압발생기와, 상기 승압전압발생기의 출력은 상기 다수개의 뱅크에 공통으로 연결되어 있으며 상기 동작주기동안 상기 다수개의 뱅크 중 특정 뱅크의 로우 디코더만을 선택적으로 동작시켜서 상기 동작주기동안 메모리 소자내 워드라인 한 개만을 선택하기 위한 제어회로를 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제2도는 본 발명에 따른 제어신호 발생기의 구체적인 회로도이다. 회로 구성을 살펴보면, 외부제어신호 PWCBR의 입력을 받아 시간지연하는 인버터 3, 5, 7, 9와, 상기 인버터 3, 5, 7, 9중 인버터 5, 7, 9와 상기 인버터 5, 7, 9의 입력신호, 출력신호 두개의 신호를 입력신호로 하여 반전논리합으로 논리조합하여 출력하는 노아 게이트(NOR G.ATE) 20으로 구성된 제1펄스 발생기 100과, 상기 인버터 5, 7, 9에서 출력된 신호를 입력으로 하여 반전하는 인버터 11와, 상기 인버터 11의 출력신호를 시간지연하고 반전하여 출력하는 인버터 13, 15, 17과 상기 인버터 11의 출력신호를 입력으로 하고 동시에 상기 인버터 13, 15, 17의 출력신호를 입력으로 하여 반전논리합으로 논리조합하여 출력하는 노아 게이트 30으로 구성된 제2펄스 발생기 200과, 상기 노아 게이트 20의 출력신호와 내부회로들로부터 입력된 신호 VCCHB 를 입력으로 하여 반전논리합으로 논리조합하여 출력하는 노아 게이트 10과, 상기 노아 게이트 30에서 출력된 신호와 상기 외부제어신호 A0, A1, A2, A3를 입력신호로 하여 반전논리곱으로 논리조합하여 출력하는 낸드 게이트 40과, 상기 노아 게이트 30의 출력신호를 입력으로 하여 반전하여 출력하는 인버터 19와, 상기 낸드 게이트 40의 출력신호를 입력으로 하고 상기 인버터 19의 출력신호를 피모오스(PMOS) 게이트를 활성화시키는 신호로 하며 상기 노아 게이트 30의 출력신호를 엔모오스(NMOS) 게이트를 활성화시키는 신호로 하여 스위치 역할을 하는 전송 게이트 109와, 상기 노아 게이트 10의 출력신호를 게이트 입력신호로 하고 외부전원전압 VCC를 소오스입력으로 하는 피모오스 트랜지스터 204와, 상기 피모오스 트랜지스터 204의 드레인과 접속되고 상기 전송 게이트 109의 출력단과 접속되어 상기 전송 게이트 109의 출력신호를 래치(latch)하는 인버터 27, 29와, 인버터 29의 반전된 신호를 입력으로 하여 시간지연하여 상기 제어신호 α를 출력하여 뱅크(Bank) 0로 전송하는 인버터 43, 45로서 구성되어 있다. 덧붙여서, 상기 낸드 게이트 40의 두개의 입력단중 하나의 입력단에 입력되는 외부제어신호들 A0, A1, A2, A3에 따라 각각 낸드 게이트 40, 50, 60, 70과 피모오스 트랜지스터 204, 206, 208, 210에서 외부제어신호들이 입력되는 과정부터 상기 제어신호들 α, β, γ, δ가 출력된느 과정은 각기 입력되는 상기 외부제어신호들(A0, A1, A2)을 제외하고는 동일한 구성으로 같게된다. 상기 제2도의 동작을 살펴보면, 외부 타이밍에 의해 발생한 외부제어신호 PWCBR이 논리 하이가 되면 상기 인버터 3과 상기 제1펄스 발생기 100을 경유하여 상기 제1펄스 발생기 100의 노아 게이트 20의 출력신호가 논리 하이로 천이되고 인버터 5, 7, 9의 일정 딜레이(Delay)를 가진 후에 다시 로우로 천이하게 된다. 이에 따라 상기 노아 게이트 10의 반전논리합의 논리조합으로 출력신호는 논리 로우가 된다. 따라서, 상기 피모오스 트랜지스터 204는 턴온되어 상기 외부전원전압 VCC가 상기 피모오스 트랜지스터 204의 채널을 경유하여 노드 2를 논리 하이로 만든다. 그러므로, 1차적으로 상기 피모오스 트랜지스터 204에 의해 상기 인버터 29의 입력단 예를 들면 노드 2가 프리차아지(precharge) 되어 상기 제어신호 발생수단의 출력은 논리 로우가 된다. 또한, 2차적으로 상기 제2펄스 발생기 200에 의해 만들어진 논리 하이는 상기 전송 게이트 109를 일정시간 턴온시키고, 이때 상기 노아 게이트 40, 50, 60, 70에 입력되는 상기 외부제어신호들 A0, A1, A2, A3의 각각에 의해 상기 노아 게이트 40의 출력신호가 상기 인버터 29, 27로 구성된 래치단에 저장된다. 따라서, 이 신호정보는 계속 유지되고 뱅크 0, 1, 2, 3의 입력신호 예를 들면 제어신호 a, β, γ, δ를 논리 하이로 만들기 위해서는 상기 PWCBR과 상기 A0, A1, A2, A3의 신호정보를 적절하게 입력시켜 줌으로써 가능하다. 상기 제어신호들 α, β, γ, δ는 한번의 출력에 동시에 논리 하이를 출력하지 않고, 이들 중 하나의 제어신호만을 논리 하이로 출력한다.
또한 메모리 어레이 단위(뱅크)를 독립적으로 제어할 수 있는 뱅크 제어신호를 생성한 후 1개의 뱅크에서 1개의 워드라인을 인에이블(Enable)시킨 후 긴 로우어드레스스트로우브 인에이블 시간 tRAS(수㎲∼수십㎲)후 페이지 모드(Page Mode)로 데이타(Data)론 쎌(cell)에 리이드(read)/라이트(write)를 수행할 때, 마이크로 브리지(또는 단락)가 존재하는 워드라인의 경우 상기 긴 로우어드레스스트로우브 인에이블 시간 tRAS 동안 워드라인 레벨 강하에 의해 데이타 1, 라이트시 페일(fail)현상을 나타내게 된다. 이와 같이, 마이크로 브리지가 존재하는 워드라인을 정확하게 찾을 수 있으므로 리페어 효율을 높일 수가 있으며, 종래 기술에서와 같이 외부 패드(PAD) 및 감지 트랜지스터들을 만들어줄 필요가 없으므로 레이아웃(Layout) 면적 즉 칩 사이즈를 줄일 수 있는 효과가 있다.
제3도는 제2도의 동작 타이밍도이다. 제3도를 참조하면, 외부제어신호 PWCBR이 논리 하이상태가 되고 소정의 시간지연 후에 외부제어신호 A0가 논리 하이상태가 되면 이외의 외부제어신호들 A1, A2, A3는 논리 로우상태이고 이에 따른 상기 제어신호 α가 논리 하이상태가 되어 뱅크 0가 선택되게 된다. 그 다음에 상기 외부제어신호 PWCBR이 논리 로우상태에서 다시 논리 하이로 천이하면 소정의 시간지연 후에 다음 상기 외부제어신호 A1이 논리 하이상태로 되고 이때 상기 외부제어신호들 A0, A2, A3는 논리 로우상태이고 이에 따른 상기 제어신호 β가 논리 하이상태가 되어 뱅크 1이 선택되게 된다. 그 다음에 전술한 바와 동일한 과정으로 상기 제어신호 γ, δ도 역시 논리 하이상태인 구간에서 각각 뱅크 2, 3이 선택되게 된다. 따라서 마이크로 브리지가 존재하는 워드라인을 판별하기 위해서 라이트 카스 비포어 라스 모드(Written CAS Before RAS mode;이하 WCBR 모드라 함)로 진입하여 상기 외부제어신호 PWCBR을 인에이블시키고, 뱅크 리셋 펄스수단에 의해 뱅크 제어신호를 초기화시킨 후 뱅크 어드레스 입력 펄스 구간동안 각 뱅크에 해당하는 특정 어드레스를 입력하여 리이드 온리 리프래쉬(Read Only Refresh:이하 ROR이라함) 또는 카스 티포어 라스(CBR)로 상기 WCBR 모드를 벗어나기 전 까지 뱅크 인에이블 래치수단에 의해 해당 뱅크를 계속 인에이블시킨다.
제4도는 본 발명에 따른 뱅크 제어의 전체 칩구성의 실시예도이다. 제4도를 참조하면, 칩 100내에 4개의 뱅크 0, 1, 2, 3가 정방형으로 위치하고 상기 뱅크 0(10)와 뱅크 1(20)사이에 로우디코더 501이 위치하며 상기 뱅크 3(40)과 뱅크 2(30)사이에 로우디코더 502가 위치한다. 또한 상기 로우디코더 501과 로우디코더 502사이에 연결되어 상기 뱅크 제어신호 발생 회로 900이 위치하게 된다.
제5도는 본 발명에 따른 뱅크 제어 구성의 블럭도이다. 제5도를 참조하면, 어드레스 A0∼An-1의 제어를 받으며 상기 외부제어신호 PWCBR에 응답하여 해당 뱅크를 선택하기 위한 제어신호를 발생하기 위한 뱅크 제어 신호 발생회로 900과, 상기 뱅크 제어신호 발생회로 900의 출력단에 입력단이 접속된 로우디코더 501, 502 및 센싱신호 발생회로 40, 50과, 상기 센싱신호 발생회로 40 및 50의 출력단에 입력단이 각각 접속되어 상기 센싱신호에 제어 받아 소정의 데이타를 센싱, 증폭하기 위한 엔형센스앰프(N-Type Sense Amplifier) 3 및 4와, 상기 센싱신호 발생회로 40 및 50의 출력단에 입력단이 각각 접속되어 상기 센싱신호에 제어 받아 소정의 데이타를 센싱, 증폭하기 위한 피형센스앰프(P-Type Sense Amplifier) 5 및 6과, 상기 엔형센스앰프들 및 피형센스앰프들에서 증폭된 레벨의 신호를 해당 입력으로 하여 동작하는 뱅크 0(10)∼뱅크 N-1(60)로 구성이 된다.
또한 뱅크 제어신호가 로우디코더와 센싱신호의 구동여부를 결정함으로써 선택적 뱅크 동작이 가능하다. 뱅크 제어신호가 인에이블되어 있는 뱅크에서 로우디코더의 코딩(Coding)에 의해 1개의 워드라인을 인에이블시킨 후 상기 긴 로우어드레스스트로우브 인에이블 시간 tRAS(약 수㎲∼수십㎲) 후에 페이지 모드로 쎌에 데이타를 리이드 또는 라이트할 경우, 브리지가 존재하는 워드라인이 긴 로우어드레스스트로우브 인에이블 시간 tRAS 기간 동안 브리지난 곳으로 전하(charge)를 잃게 되어 결국 워드라인의 레벨 강하를 유발하게 되고 데이타 1을 라이트할 경우 완전 액티브 리스토아(fully active restore)가 되지 않게 되어 페일 현상을 나타내게 된다. 이와 같이 하나의 뱅크에 대해 테스트를 수행한 후 순차적으로 각각의 뱅크에 대해 계속 수행한 후 상기 ROR 모드 또는 상기 CBR 모드로 테스트를 종료하게 된다.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (5)

  1. 워드라인과 비트라인에 의해 지정되는 메모리 씰 어레이와 동작주기가 되면 상기 메모리 쎌 어레이에 데이타를 읽거나 쓰기 위한 주변회로를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이가 다수개의 뱅크로 분할되며 상기 각 뱅크는 워드라인을 선택하기 위한 로우 디코더와, 상기 뱅크내의 쎌에 데이타를 읽거나 쓰기 위해서 상기 워드라인을 미리 결정된 승압전압으로 풀업하는 승압전압발생기와, 상기 승압전압발생기의 출력은 상기 다수개의 뱅크에 공통으로 연결되어 있으며 상기 동작주기동안 상기 다수개의 뱅크 중 특정 뱅크의 로우 디코더만을 선택적으로 동작시켜서 상기 동작주기동안 메모리 소자내 워드라인 한 개만을 선택하기 위한 제어회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어회로가 상기 메모리 소자가 병렬테스트모드에 진입하였음을 알리는 신호와 상기 제어회로가 인에이블되었음을 지정하는 신호와 상기 다수개의 뱅크 중 특정 뱅크를 선택하기 위한 어드레스신호를 입력으로 하여 뱅크선택 출력신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제어회로가 인에이블되었음을 지정하는 신호는 메모리 소자내에 별도의 패드를 구비하여 상기 패드에 미리 결정된 특정전압을 인가함으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 워드라인과 비트라인에 의하여 지정되는 메모리 쎌 어레이와 상기 메모리 쎌 어레이는 다수개의 뱅크로 분할되며 동작주기가 되면 상기 메모리 쎌 어레이에 데이타를 읽거나 쓰기 위한 주변회로를 포함하는 반도체 메모리 장치의 결함워드라인 검출방법에 있어서, 상기 동작주기 동안 상기 메모리 소자내 워드라인 한 개만을 선택하기 위한 제어회로를 인에이블시켜 상기 다수개의 뱅크 중 특정 뱅크의 로우 디코더만을음 선택적으로 동작시키는 제1과정과, 상기 워드라인 한 개만을 선택한 후 상기 워드라인을 미리 결정된 승압전압으로 풀업한 후 워드라인에 연결된 메모리 쎌들에 데이타를 읽고 쓰는 동작을 통해 상기 워드라인의 결함여부를 결정하는 테스트를 하는 제2과정을 특징으로 하는 반도체 메모리 장치의 결함워드라인 검출방법.
  5. 제4항에 있어서, 상기 제1과정이 상기 제어회로에 의해 상기 메모리 쎌 어레이를 병렬테스트모드에 진입시키는 동시에, 상기 제어회로가 인에이블되었음을 지정하는 신호를 상기 메모리 소자에 인가하면서 상기 다수개의 뱅크 중 특정 메모리 쎌 어레이를 선택하기 위한 어드레스 신호를 또한 동시에 입력하는 방법에 의하여 동작함을 특징으로 하는 반도체 메모리 장치의 결함워드라인 검출방법.
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