KR0165373B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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KR0165373B1
KR0165373B1 KR1019950007055A KR19950007055A KR0165373B1 KR 0165373 B1 KR0165373 B1 KR 0165373B1 KR 1019950007055 A KR1019950007055 A KR 1019950007055A KR 19950007055 A KR19950007055 A KR 19950007055A KR 0165373 B1 KR0165373 B1 KR 0165373B1
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Abstract

제1콘택홀 및 제2콘택홀을 한개의 절연막에 동시에 형성하는 반도체 메모리장치 및 그 제조방법에 관해 개시한다. 본 발명의 메모리 장치는 반도체기판상에 형성된 게이트전극, 반도체기판상에 형성된 드레인 및 소오스, 상기 드레인 및 소오스상에 형성된 패드 폴리실리콘(제2실시예), 상기 드레인 및 소오스상에(제1실시예) 각각 또는 상기 드레인 및 소오스상의 패드 폴리실리콘상에(제2실시예) 각각 제1콘택홀 및 제2콘택홀을 갖는 제1절연막, 상기 제1콘택홀 및 제2콘택홀에 각각 형성된 비트라인 및 도전층, 상기 비트라인상에 형성된 산화막, 상기 산화막 및 비트라인의 측벽을 감싸는 모양으로 형성된 스페이서, 상기 도전층전면과 둘레의 상기 제1절연막의 일부분상에 형성된 커패시터, 상기 반도체기판에 형성된 제2절연막, 주변회로 부위의 상기 제1, 제2절연막에 연속적으로 형성된 금속접촉홀, 상기 금속접촉홀을 매립하여 형성된 금속배선층으로 구성된다.
본 발명에 의하면, 제1절연막에 제1콘택홀 및 제2콘택홀을 동시에 형성하므로 공정단축과 공정단가의 감소를 가져온다. 또한 절연막의 적층두께의 감소로 금속접촉홀을 매립하는 금속(A1)내부의 보이드(void) 형성을 방지한다.

Description

반도체 메모리장치 및 그 제조방법
제1a도 내지 제1d도는 종래의 기술을 이용한 반도체 메모리장치 및 그 제조방법을 단계별로 나타낸 도면들이다.
제2도는 본 발명의 제1콘택홀, 제2콘택홀, 커패시터 및 활성영역을 나타낸 평면도이다.
제3a도 내지 제3e도는 본 발명의 제1실시예에 의한 반도체 메모리장치 및 그 제조방법을 단계별로 나타낸 도면들이다.
제4a도 내지 제4d도는 본 발명의 제2실시예에 의한 반도체 메모리장치 및 그 제조방법을 단계별로 나타낸 도면들이다.
* 도면의 주요부분에 대한 부호의 설명
1,50,90 : 반도체기판 15,64,102 : 제1절연막
19,70a,108a : 비트 라인(bit line) 17,66,104 : 제1콘택홀
23,68,106 : 제2콘택홀 33 : 보이드(void)
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로서, 특히 제조공정을 줄일 수 있는 반도체 메모리장치 및 그 제조방법에 관한 것이다.
반도체장치를 구성하는 소자들의 집적도는 매우 빠른 속도로 증가하고 있다. 이에 따라, 반도체장치내의 소자의 크기는 점점 더 작아지고 있다. 반도체 메모리장치를 구성하는 어떤소자(예를들어 메모리 셀의 트랜지스터 내지 커패시터)를 형성하기 위해서는 반도체기판에 산화막이나 절연막 또는 금속층을 중착하는 공정과 이들막이나 층을 식각하기 위한 마스크 형성공정 등 몇 단계의 복잡한 공정을 거쳐야 한다. 그런데 집적도의 증가는 이와같은 소자들의 형성공정에서 보다 엄격한 디자인 룰(design rule)이 적용되어야 함을 의미한다. 따라서 어떤 한 소자를 완성하는데 공정의 한 단계가 추가될 때 마다 복잡성이 증가하게 되고, 그만큼 제조공정단가는 올라가게 된다. 그러므로 제조공정단계를 줄이는 것이 필요하다.
현재 메모리 제조방법은 기판상에 트랜지스터를 형성한 다음, 그위에 절연막을 형성하고 이 절연막위에 커패시터를 형성한 다음 주변회로와의 금속배선을 형성하는 방법으로 이루어진다. 이때, 절연막은 처음부터 공정완료까지 여러층이 형성되는데 주로 비트라인을 형성할 때와 커패시터를 형성할 때 그리고 금속배선을 형성할 때이다(참조:Symposium On VLSI Technology, 1994. pp149-150). 이와같은 절연막들은 박막으로 형성되지만 절연성을 유지하기 위해서는 어느 정도의 두께를 가져야 한다. 이렇게 형성된 절연막의 두께로 인해 때로는 이 절연막에 형성된 홀을 매립하는 도전층의 내부에는 보이드(void)가 형성되고도 한다.
종래의 기술을 이용한 반도체 메모리장치 제조방법을 첨부된 도면과 함께 상세하게 설명한다.
제1a도 내지 제1d도는 종래의 기술을 이용한 반도체 메모리장치 및 그 제조방법을 단계별로 나타낸 도면들이다.
제1a도는 트랜지스터를 형성한 다음, 그 위에 비트라인 콘택홀 형성영역을 한정하는 단계를 나타낸다. 구체적으로, 반도체기판(1) 상에 필드 산화막(3)을 형성한 다음, 게이트 산화막(5) 및 게이트전극(7) 및 게이트 보호막(13)을 형성한다. 다음으로 반도체기판 전면에 기판과 반대되는 도전성 불순물을 이온주입하여 드레인(9) 및 소오스(11) 영역을 형성한다. 상기 결과물을 포함하는 반도체기판의 전면에 제1 절연막(15)을 증착한 다음 제1 절연막(15) 상에 제1 포토레지스트막(PR1)을 도포하여 패터닝한다. 패터닝된 제1 포토레지스트막을 식각마스크로 사용하여 상기 제1 절연막(15)을 건식식각한다.
제1b도는 비트라인 및 제2 절연막을 형성하는 단계를 나타낸다. 구체적으로 상기 건식식각은 제1a도에 도시된 점선을 따라서 진행되고 결국 상기 드레인영역(9)상에 직접접촉 홀(Direct Contact Hole 이하 제1콘택홀이라 한다)(17)을 형성한다. 다음에 제1 포토레지스트막(PR1)을 제거한다. 계속해서 상기 결과물을 갖는 반도체기판(1) 전면에 제1콘택홀(17)을 채우는 도핑된 다결정실리콘층을 증착한 다음 패터닝하여 비트라인(19)을 형성한다. 비트라인(19)이 형성된 제1 절연막(15) 상에 제2 절연막(21)을 증착한 다음, 다시 제2 포토레지스트막(PR2)을 도포한다. 제2 절연막(21)의 소오스 영역(11)에 대응하는 부분이 노출되도록 상기 제2 포토레지스트막(PR2)을 패터닝한다.
제1c도는 커패시터 및 제3 절연막을 형성하는 단계를 나타낸다. 구체적으로, 패터닝된 제2 포토레지스트막(PR2)을 식각 마스크로 사용하여 제1b도의 결과물전면을 건식식각하면 상기 제2 및 제1 절연막이 순차적으로 식각되어 상기 소오스영역(11) 상에 매몰접촉 홀(Burried Contact Hole 이하 제2 콘택홀이라 한다)(23)이 형성된다. 이어서 패터닝된 제2 포토레지스트막(PR2)을 제거한 다음, 제2 절연막(21) 상에 반도체 기판(1)과 접촉되는 커패시터(25)를 형성한다. 그 다음 상기 결과물전면에 제3 절연막(27)을 증착한 다음 제3 절연막(27) 상에 제3 포토레지스트막(PR3)을 도포한다. 제3 포토레지스트막(PR3)을 패터닝하여 포토마스크를 형성한다. 이 포토마스크를 사용하여 기판(1)의 전면을 건식식각한 후, 제3 포토레지스트막(PR3)을 제거한다. 상기 제3 절연막(27)은 BPSG막으로 형성한다.
제1d도는 주변회로와 기판간의 금속배선층을 형성하는 단계를 나타낸다. 구체적으로, 상기 건식식각에 의해 상기 제3, 제2 및 제1 절연막(27, 21 15)이 순차적으로 식각되고 결과적으로 반도체 기판(1) 상에 금속접촉홀(metal contact hole:29)이 형성된다. 상기 금속접촉홀(29)에 금속(예컨대, A1)을 매립하여 기판과 주변회로부와의 전기적인 연결을 형성하여 메모리 제조공정을 완료한다. 이때, 상기 금속접촉홀의 깊이로 인해 매립된 금속내부에 보이드(void:33)가 형성된다.
종래의 기술을 이용한 반도체 메모리장치 및 그 제조방법은 비트라인을 형성하기 위한 드레인영역상의 제1콘택홀이나 커패시터형성을 위한 소오스영역상의 제2콘택홀을 각각 별도로 형성한다. 따라서 각각의 홀(hole)을 형성하기 위해서 별도의 절연막을 형성해야 한다. 따라서 제1콘택홀과 제2콘택홀을 각각 따로 형성함에 따라 제조공정의 복잡함과 단가의 상승을 가져온다. 통상 종래의 제1, 제2 및 제3절연막은 보로포스포 실리카 글래스(Boro-phosphosilica Glass 이하 BPSG라 한다)를 사용하여 형성한다.
통상적으로 메모리 제조공정에서는 커패시터와 비트라인의 절연을 위해 제2절연막이 추가 되는데, 이때 사용되는 BPSG는 보통 850℃ 정도에서 리플로우(reflow)시키므로 열순환(heat cycle)이 첨가되어 트랜지스터의 펀치쓰루(punch-through) 특성을 저하시킨다.
또한 제2절연막의 추가는 주변회로부터 형성되는 금속접촉홀의 깊이를 깊게한다. 결과적으로 이와같은 깊은 홀을 매립하는 금속(A1)층은 접촉홀입구에서 오우버행을 이루어 금속내부에서 보이드(void)를 형성한다. 이와같은 보이드(void)의 형성은 금속배선층의 단절을 초래하기도 한다.
본 발명의 목적은 상술한 문제점을 해결하기 위해 메모리 형성에 소요되는 절연막의 적층두께를 줄일 수 있을 뿐만 아니라 공정의 단축 및 공정단가를 낮출 수 있으며, 또한 주변회로에서 형성되는 금속접촉홀을 매립하는 금속내에서 보이드(void)의 형성을 막기 위하여 제1절연막에 동시에 형성된 제1콘택홀과 제2콘택홀을 갖는 반도체 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리를 제조하기에 접합한 반도체 메모리 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 의한 반도체 메모리는장치는
반도체 기판 상에 형성된 게이트전극;
상기 게이트전극에 인접하여 형성된 드레인 및 소오스 영역;
상기 게이트 전극이 형성된 결과물 전면에 형성된 제1 절연막;
상기 제1 절연막에 형성된 상기 드레인 및 소오스 영역을 노출시키는 제1 및 제2콘택홀;
상기 제1 절연막 상에 형성된 상기 제1 콘택홀을 통해 상기 드레인과 접속되는 비트라인;
상기 비트라인 상부에 형성된 절연캡층 및 상기 비트라인 측부에 형성된 절연스페이서;
상기 제1 절연막 상에 형성된 상기 제2 콘택홀을 통해 상기 소오스와 접촉되는 커패시터를 구비한다.
상기 제1 및 제2절연막은 BPSG 뿐만 아니라 언 도우프 실리카 글래스(Undoped Silica Glass 이하 USP라 한다), 고온 산화막(High Temperature Oxide 이하 HTO라 한다), 실레인(SiH4)을 베이스로 하는 플라즈마 산화막(이하 PE-SiH4라 한다) 및 테오스(TEOS)를 베이스로 하는 플라즈마 산화막(이하 PE-TEOS라 한다)으로 이루어진 일군중 선택된 어느 하나로 구성되어 있다.
상기 반도체 메모리장치는 그 주변회로부위에서 상기 결과물에 더해서 상기 반도체기판에 형성된 제2절연막, 상기 제1 및 제2절연막에 형성된 금속접촉홀, 상기 금속접촉홀 및 상기 제2절연막상에 형성된 금속배선층을 더 구비할 수도 있다. 또한 상기 목적을 달성하기 위한 본 발명의 제2실시예의 결과로써 제4d도에 도시된 것처럼 상기 드레인 및 소오스상에 패드 폴리실리콘층(100,100a)을 더 구비하는 형태의 반도체 메모리장치를 제공할 수도 있다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 제조 방법은,
반도체 기판 상에 게이트전극을 형성하는 단계;
상기 게이트전극에 인접한 반도체 기판에 드레인 및 소오스영역을 형성하는 단계;
상기 반도체 기판 전면에 제1 절연막을 형성하는 단계;
상기 제1 절연막에 상기 드레인 영역을 노출시키는 제1 콘택홀과 상기 소오스 영역을 노출시키는 제2 콘택홀을 형성하는 단계;
상기 제1 절연막 상에 상기 제1 콘택홀을 통해 상기 드레인영역과 접속되는 비트라인 및 상기 제2 콘택홀을 통해서 상기 소오스영역과 접속되는 제1 도전층을 형성하는 단계;
상기 비트라인 상부에 절연캡층을 형성하고 상기 비트라인 측부에 스페이서를 형성하는 단계;
상기 비트라인에 인접하여 상기 제1 도전층과 접속되는 커패시터를 상기 제1 절연막 상에 형성하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명의 실시예에 의한 반도체 메모리 제조방법은 상기 제1 실시예에 상기 드레인 및 소오스영역상에 도핑된 패드 폴리실리콘을 형성하는 단계 및
상기 제1 절연막에서 상기 드레인영역의 패드 폴리실리콘층상에 제1 콘택홀을, 상기 소오스영역의 패드 폴리실리콘상에 제2 콘택홀을 형성하는 단계를 더 포함한다.
상기 제1 및 제2실시예 공히 상기 각 실시예의 결과물에 더해서 상기 메모리의 주변회로 부위에 상기 반도체기판 전면에 제2 절연막을 형성하는 단계;
상기 제2 절연막 및 제1 절연막을 순차적으로 식각하여 금속접촉 홀을 형성하는 단계; 및
상기 금속접촉홀에 금속배선층을 형성하는 단계를 더 포함 할 수 있다.
반도체 기판 상의 활성영역은 대각선 형태로 설정된다. 이렇게 하면, 커패시터의 유효면적이 넓어진다.
상기 제1 및 제2절연막은 BPSG 뿐만 아니라 USP, HTO, PE-SiH4및 PE-TEOS로 이루어진 일군중 선택된 어느 하나를 사용하여 형성해도 무방하다. 또한 상기 비트 라인은 도핑된 다결정실리콘만으로 형성할 수도 있으나 텅스텐 실리사이드를 첨가하여 폴리사이드로 형성해도 무방하다.
본 발명은 메모리 제조공정에서 제1콘택홀 및 제2콘택홀을 동일절연막에 동시에 형성한다. 따라서 제조공정을 단축하고 공정단가를 낮추며 주변회로와 기판과의 금속접촉형성시에 접촉홀을 매립하는 금속내부에 보이드(void)형성을 막을 수 있다.
이하, 본 발명의 실시예를 첨부된 도면과 함께 상세하게 설명한다.
제2도는 본 발명의 제1콘택홀, 제2콘택홀, 커패시터 및 활성영역을 나타내는 평면도이다. 여기서 2a는 활성영역을, 2b는 커패시터를 나타낸다. 그리고 2c는 제1콘택홀을, 2d는 제2콘택홀을 나타낸다. 또한, G.L은 게이트 라인(Gate Line)을, B.L은 비트 라인(Bit Line)을 나타낸다. 여기서 상기 활성영역(2a)은 대각선으로 형성된다.
제3a도 내지 제3e도는 본 발명의 제1실시예에 의한 반도체 메모리장치 및 그 제조방법을 단계별로 나타낸 도면들이다.
제3a도는 제1절연막을 형성하는 단계를 나타낸다. 구체적으로 반도체기판(50)상에 활성 및 비활성영역을 형성한다. 비활성영역에는 필드 산화막(52)을 형성한다. 상기 필드 산화막(52) 사이에 활성영역이 형성된다. 제2도에서 도시된 것처럼 상기 활성영역(2a)은 대각선으로 형성할 수도 있다. 이렇게 활성영역을 형성하면 후에 형성되는 커패시터의 유효면적을 크게할 수 있다. 상기 필드 산화막(52)형성에 이어서 상기 활성영역상에 게이트 산화막(54)을 증착한다. 이 게이트 산화막(52)상에 폴리사이드 게이트전극(56)을 형성한다. 폴리사이드 게이트전극(56)은 도핑된 다결정실리콘과 그 위에 형성되는 실리사이드로 형성된다. 상기 게이트전극(56)의 도핑된 다결정실리콘은 반도체기판(50) 상의 활성영역상에서 드레인영역(58) 및 소오스영역(60)을 형성할 때 마스크로 이용된다. 계속해서 상기 폴리사이드 게이트전극(56) 상에 게이트 절연막(62)을 형성한다. 이어서 상기 결과물을 포함하는 반도체 기판(50) 전면에 제1 절연막(64)을 형성한다. 상기 제1 절연막(64) 상에 제4 포토레지스트막(PR4)을 도포한다. 상기 제4 포토레지스트막(PR4)을 패터닝하여 상기 소오스 및 드레인 영역(58, 60)에 대응하는 상기 제1 절연막(64)의 표면이 드러나도록 한다. 상기 반도체 기판(50) 전면을 건식식각하면 상기 제1 절연막(64)의 노출된 부분이 점선을 따라 식각된다.
상기 제1 절연막(64)은 BPSG, HTO, USG, PE-SiH4및 PE-TEOS로 이루어진 일군중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
제3b도는 제1, 제2콘택홀 및 비트라인 산화막을 형성하는 단계를 나타낸다. 구체적으로, 상기 제3a도의 결과물을 전면식각한 결과 드레인영역(58) 상에 제1 콘택홀(66)이, 소오스영역(60) 상에 제2 콘택홀(68)이 형성된다. 상기 제1 콘택홀(66)과 상기 제2 콘택홀(68)을 형성한 다음, 상기 제4 포토레지스트막(PR4)을 제거한다. 상기 결과물전면에 도핑된 다결정실리콘(70)을 증착한다. 상기 제1 콘택홀(66)과 상기 제2 콘택홀(68)을 매립하면서 형성되는 도핑된 다결정 실리콘(70) 상에 비트라인 산화막(72)을 증착한다. 상기 비트라인 산화막(72) 상에 제5 포토레지스트막(PR5)을 도포한 다음 패터닝하여 비트라인이 형성될 부분에 포토마스크를 형성한다. 상기 결과물전면을 건식식각한다. 이때, 식각 종말점은 상기 제1절연막(64)의 계면으로 잡는다. 상기 제1 콘택홀(66)과 상기 제2 콘택홀(68)을 매립하면서 증착되는 도핑된 다결정실리콘층(70)은 그 위에 텅스텐 실리사이드막을 형성시켜서 폴리사이드 구조로 형성해도 무방하다.
제3c도는 비트 라인 및 산화막을 형성하는 단계를 나타낸다. 구체적으로, 제3b도의 결과물의 전면식각결과 비트 라인(70a)이 형성되고 그 위에 산화막(72a)이 형성된다. 다음으로 상기 비트 라인(72a)이 커패시터와 전기적으로 연결되는 것을 방지하기 위해 상기 비트 라인(70)의 측벽에 산화막을 형성해야 한다. 이를 위해 반도체기판 전면에 산화막(74)을 균일하게 중착한다. 이때 산화막(74)은 HTO나 TEOS 등을 사용하여 증착한다. 상기 산화막(74)을 비트 라인(70a)의 측벽에 대칭적으로 남게하기 위해서는 상기 산화막(74) 전면을 균일하게 이방성식각해야할 필요가 있다. 이를 위해서 상기 산화막(74)이 증착된 반도체기판(50) 전면에 반응성 이온 식각(Reactive Ion Etching 이하 RIE라 한다)을 실시한다. 상기 RIE에 의해서 점선으로 도시된 부분만 산화막이 남게되고 이것은 비트 라인 산화막 스페이서(74a)가 된다. 상기 산화막 스페이서(74a)는 비트 라인(70a)의 측벽전체를 감싸는 모양으로 형성된다.
제3d도는 커패시터 및 제2절연막을 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 콘택홀(68)을 매립한 도전층(70b) 전면과 그 둘레의 상기 제1 절연막(64) 일부분상에 커패시터(76)를 통상적인 방법으로 형성한다. 계속해서 상기 결과물전면에 제2 절연막(78)을 증착한 다음, 그 위에 제6 포토레지스트막(PR6)을 도포하고 패터닝한다.
제3e도는 주변회로부와 기판간에 금속접촉층을 형성하는 단계를 나타낸다. 구체적으로, 상기 패터닝된 제6 포토레지스트막(PR6)을 식각마스트로 사용하여 상기 제2 절연막(78)과 상기 제1 절연막(64)을 순차적으로 식각하여 금속접촉 홀(80)을 형성한다. 이어서 상기 제6 포토레지스트막(PR6)를 제거한 다음, 그 결과물전면에 금속(예컨데, A1)을 증착한 다음, 패터닝하면 금속접촉홀(80)에 금속배선층(82)이 형성된다. 이후의 공정은 통상적인 공정으로 진행되어 메모리 제조가 완료된다.
제4도 내지 제4d도는 본 발명의 제2실시예에 의한 반도체 메모리장치 및 그 제조방법을 단계별로 나타낸 도면들이다.
제4a도는 패드 폴리실리콘층을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(90) 상에 게이트 전극(94) 및 드레인과 소오스 영역(96, 98)을 형성하는 단계는 상기 제1 실시예와 동일하게 진행한다. 이어서 상기 반도체 기판(90) 상에 도핑된 다결정실리콘층을 증착한 다음, 패터닝하여 드레인영역(96) 및 소오스영역(98) 상에 패드폴리실리콘층(100, 100a)을 형성한다.
제4b도는 콘택홀 형성영역을 한정하는 단계를 나타낸다. 구체적으로 제4a도의 결과물전면에 제1 절연막(102)을 증착한다. 계속해서 상기 제1 절연막(102) 상에 제7 포토레지스트막(PR7)을 도포하여 패터닝한다. 상기 패터닝된 제7 포토레지스트막(PR7)을 식각 마스크로 사용하여 상기 제1 절연막(102)을 이방성 식각한다. 이방성 식각결과 상기 패드폴리실리콘층들(100, 100a) 상에 제1 및 제2 콘택홀들(104, 106)이 형성된다. 이어서 상기 제7 포토레지스트막(PR7)을 제거한다.
제4c도는 제1콘택홀 및 제2콘택홀에 도전성 물질을 채우는 단계를 나타낸다. 구체적으로, 상기 결과물상에 도핑된 다결정실리콘층(108)을 증착한다. 이때, 상기 제4b도에서 형성된 제1 및 제2 콘택홀(104, 106)에 도핑된 다결정실리콘이 채워진다. 계속해서 상기 도핑된 다결정실리콘상에 산화막(110)을 증착한 다음, 그 위에 제8 포토레지스트막(PR8)을 도포한 다음, 패터닝한다. 상기 제8 포토레지스트막(PR8)을 상기 제1 콘택홀(104)을 포함하도록 패터닝한다. 이 패터닝 제8 포토레지스트막(PR8)을 식각마스크로 사용하여 상기 산화막(110) 및 도핑된 다결정실리콘층(108)을 순차적으로 식각한다. 이때, 종말점은 상기 제1 절연막(102)의 계면으로 잡는다. 식각이 끝난 후 상기 패터닝된 제8 포토레지스트막(PR8)을 제거한다. 상기 식각결과 제4d도의 비트라인(108a), 비트라인 산화막(110) 및 도전층(108b)이 형성된다. 이후의 제4d도에 도시된 산화막 스페이서(111), 커패시터(112), 금속접촉홀(116)과 금속배선층(118)의 형성단계 및 그 이후의 공정은 제1실시예와 동일하다.
이상, 본 발명은 한번의 포토 공정으로 동일 절연막에 제1 및 제2 콘택홀을 형성한다. 따라서 종래의 제2 콘택홀을 형성하는데 사용된 별도의 절연막 증착공정이 생략될 수 있다. 이것은 메모리 제조공정을 단축하는 결과를 가져오고 또한 메모리 제조공정을 쉽게하고 제조수율을 높히게 한다. 그리고 주변회로에서의 반도체기판과 금속접촉(metal contact)을 형성할 때, 접촉홀의 깊이를 얕게하여 접촉홀을 매립하는 금속(A1)내부에 보이드(void)의 형성을 방지하는 잇점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (6)

  1. 반도체 기판 상에 형성된 게이트전극; 상기 게이트전극에 인접하여 형성된 드레인 및 소오스 영역; 상기 게이트 전극이 형성된 결과물 전면에 형성된 제1 절연막; 상기 제1 절연막에 형성된 상기 드레인 및 소오스 영역을 노출시키는 제1 및 제2 콘택홀; 상기 제1 절연막 상에 형성된 상기 제1 콘택홀을 통해 상기 드레인과 접속되는 비트라인; 상기 비트라인 상부에 형성된 절연캡층 및 상기 비트라인 측부에 형성된 절연스페이서; 상기 제1 절연막 상에 형성된 상기 제2 콘택홀을 통해 상기 소오스와 접속되는 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 절연막 상에 형성된 제2 절연막, 상기 제1 및 제2 절연막에 형성된 금속접촉홀, 상기 금속접촉홀을 통해서 상기 반도체 기판과 접촉되는 상기 제2 절연막 상에 형성된 금속배선층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 활성영역은 대각선으로 형성된 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 드레인 및 소오스 영역 상에 패드폴리실리콘층이 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  5. 반도체 기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극에 인접한 반도체 기판에 드레인 및 소오스영역을 형성하는 단계; 상기 반도체 기판 전면에 제1 절연막을 형성하는 단계; 상기 제1 절연막에 상기 드레인 영역을 노출시키는 제1 콘택홀과 상기 소오스 영역을 노출시키는 제2 콘택홀을 형성하는 단계; 상기 제1 절연막 상에 상기 제1 콘택홀을 통해 상기 드레인영역과 접속되는 비트라인 및 상기 제2 콘택홀을 통해서 상기 소오스영역과 접속되는 제1 도전층을 형성하는 단계; 상기 비트라인 상부에 절연캡층을 형성하고 상기 비트라인 측부에 스페이서를 형성하는 단계; 상기 비트라인에 인접하여 상기 제1 도전층과 접속되는 커패시터를 상기 제1 절연막 상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 제조방법.
  6. 제5항에 있어서, 상기 드레인 및 소오스 영역 상에 패드 도전층을 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 제조방법.
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