KR20000045910A - 반도체 소자의 퓨즈 박스 제조 방법 - Google Patents
반도체 소자의 퓨즈 박스 제조 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 퓨즈박스(fuse box) 제조 방법에 관한 것으로, 반도체 소자의 퓨즈박스 형성시 퓨즈박스 가아드링(fuse box guardring) 지역에 기존의 금속 콘택 및 그 상부에 금속배선 패턴이 적층되는 구조를 없애 퓨즈박스 구조가 칩에서 차지하는 면적을 줄이는 동시에 칩의 신뢰성 특성을 향상시키는 기술이다.
Description
본 발명은 반도체 소자 제조 공정 중 퓨즈 박스 제조 방법에 관한 것으로, 특히 반도체 소자의 퓨즈 박스 형성시 퓨즈 박스 가아드링(Guard Ring) 지역에 기존의 금속 콘택 그리고 그 위에 금속패턴이 적층으로 형성되는 구조를 없애 퓨즈 박스 구조가 칩에 차기하는 면적을 줄이는 동시에 칩의 신뢰성 특성을 향상시키기 위한 반도체 소자의 퓨즈 박스 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 퓨즈 박스가 칩의 전체 면적에서 차지하는 면적을 줄여야 하는 문제가 발생하고, 퓨즈 박스의 구조를 단순화 시켜야 하는 문제가 발생된다.
종래에는 퓨즈 박스 제조시에 퓨즈가 형성되는 부분 주위에 제1금속콘택, 제1금속배선, 제2금속콘택 및 제2금속배선을 차례로 형성시키는 방법을 주로 이용하였다.
도 1a 내지 도 1j는 종래기술에 따른 반도체소자의 퓨즈박스 제조공정을 도시한 단면도들이다.
도 1a를 참조하면, 실리콘기판(1)에 제1층간절연막(2)과 제2층간절연막(3)을 형성한 단면도이다.
도 1b를 참조하면, 퓨즈 박스에서 칩 내부로 수분 침투를 방지하기 위한 제1금속콘택 패턴, 즉 상기 제1층간절연막(2)과 제2층간절연막(3)을 식각한다.
도 1c를 참조하면, 제1금속배선(4)박막을 적층한다.
도 1d를 참조하면, 상기 제1금속배선(4) 박막 상부에 광막을 도포하고 이를 제1금속배선 마스크를 이용한 노광 및 현상공정으로 패터닝하여 감광막패턴을 형성하고 이를 마스크로하여 상기 제1금속배선(4)박막을 식각하여 제1금속배선(4)을 형성한다. 그리고, 상기 감광막패턴을 제거한다.
도 1e를 참조하면, 상기 공정 후 제1금속배선(4)과 제2금속배선을 절연시키기 위한 제3층간절연막(5)을 적층시킨다.
도 1f를 참조하면, 상기 공정 후 제2금속배선 콘택마스크(도시안됨), 즉 비아콘택마스크를 이용한 식각공정으로 상기 제3층간절연막(5)을 식각하여 상기 제1금속배선(4)을 노출시키는 콘택홀을 형성한다.
도 1g를 참조하면, 상기 제1금속배선(4)에 접속되는 제2금속배선(6)박막을 전체표면상부에 적층시킨다.
도 1h를 참조하면, 제2금속배선 마스크(도시안됨)를 식각공정으로 상기 제2금속배선(6)박막을 식각하여 상기 제1금속배선(4)에 접속되는 제2금속배선(6)을 형성한다.
도 1i를 참조하면, 상기 공정 후 패턴 전체에 패시베이션(Passivation)막(7)을 적층시킨다.
도 1j를 참조하면, 퓨즈막 위의 산화막을 적절하게 남기기 위한 감광막을 이용하여 상기 패시베이션막(7), 제3층간절연막(5), 제2층간절연막(3)을 차례로 식각시킨다. 이때, 상기 제2층간절연막(3) 식각 공정은 퓨즈 위에 적당히 남은 산화막을 조절하여 일부만을 식각한다.
이와 같이 상기의 패턴으로 퓨즈 박스를 형성하는 경우 퓨즈 박스의 면적이 커져 결국에는 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명의 목적은 상기한 종래기술의 문제점을 해결하기 위하여, 칩의 신뢰성 특성을 향상시키는 동시에 퓨즈 박스가 칩에 차지하는 면적을 줄여 반도체소자의 고집적화를 가능하게 하는 반도체소자의 퓨즈박스 제조방법을 제공하는데 있다.
도 1a 내지 도 1j는 종래기술에 따른 반도체 소자의 퓨즈 박스 제조 방법을 도시한 단면도들,
도 2a 내지 도 2l는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스 제조 방법을 도시한 단면도들.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 제1층간절연막
3 : 제2층간절연막 4 : 제1금속배선박막
5 : 제3층간절연막 6 : 제2금속배선박막
7 : 패시베이션막 8 : 다결정실리콘막
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 퓨즈박스 제조 방법은, 실리콘 기판에 제1층간절연막을 형성하고 그 상부에 퓨즈박스 마스크를 이용하여 퓨즈 박스가 형성될 부분에만 도전체를 형성하는 단계와, 전 표면상부에 제2층간절연막을 형성하는 단계와, 퓨즈박스 마스크를 이용하여 상기 제2층간절연막을 식각하는 단계와, 상기 제2층간절연막의 식각 측벽에 제1금속배선 박막으로 스페이서를 형성하는 단계와, 전체표면상부에 제3층간절연막을 형성하는 단계와, 상기 퓨즈박스 마스크를 이용한 식각공정으로 상기 제3층간절연막을 일정두께 식각하여 퓨즈박스 영역에 상기 제3층간절연막을 남기는 단계와, 상기 제1층간절연막 상부 구조물 측벽에 제2금속배선 박막으로 스페이서를 형성하는 단계와, 전체표면상부에 패시베이션막을 형성하고 상기 퓨즈박스 마스크를 이용한 식각공정으로 패터닝하여 퓨즈박스를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체소자의 퓨즈박스 제조공정을 도시한 단면도들이다.
먼저, 도 2a를 참조하면, 실리콘기판(1)에 제1층간절연막(2)과 다결정실리콘막(8)을 차례로 적층한다. 여기서 상기 다결정실리콘막(8)을 적층시키는 이유는 후속공정에서 퓨즈 박스가 형성될 부분에 제2층간절연막 식각공정, 즉 제1금속배선 콘택공정시 상기 제1층간절연막(2)이 식각되는 현상을 방지하는 식각정지층으로 사용된다.
그 다음, 도 2b를 참조하면 상기 공정 후 퓨즈 박스가 형성될 부분에만 다결정실리콘막(8)을 남기게 하기 위한 감광막 패턴으로 다결정실리콘막(8)을 식각시킨다.
그리고, 도 2c를 참조하면, 상기 전표면 상부에 제2층간절연막(3)을 적층한다.
도 2d를 참조하면, 상기 공정 후 퓨즈 박스가 형성될 부분의 제2층간절연막(3)을 식각하는 제1금속배선 콘택 식각 공정을 실시한다. 이때, 상기 다결정실리콘4막(8) 위에 있는 제2층간절연막(3)만 식각되고 상기 다결정실리콘막(8)은 남게 된다.
그 다음, 도 2e 및 도 2f를 참조하면 전체표면상부에 제1금속배선(4)박막을 형성한다. 상기 제1금속배선(4) 박막을 이방성식각하여 상기 제2층간절연막(3)의 측벽에 제1금속배선(4)박막으로 스페이서를 형성한다. 이때, 상기 다결정실리콘막(8)도 식각되어 상기 제1층간절연막(2)을 노출시킨다.
그리고, 도 2g 및 도 2h를 참조하면 전체표면상부에 제3층간절연막(5)을 적층하고 퓨즈 박스가 형성될 부분의 제3층간절연막(5) 식각 공정 즉, 제2금속배선 콘택 식각 공정을 실시한다. 이때, 상기 제2금속배선 콘택식각공정은 상기 제1층간절연막(2) 상부에 일정두께의 제3층간절연막이 남도록 실시한다.
그 다음, 도 2i 및 도 2j를 참조하면 상기 패턴 위에 제2금속배선(6)박막을 적층하고 이를 이방성식각하여 상기 제1층간절연막(2) 상부 구조물 측벽에 제2금속배선(6)박막으로 스페이서를 형성한다. 이때, 상기 스페이서는 상기 제1금속배선(4) 스페이서와 연결되고, 상기 제1금속배선(4) 스페이서는 상기 다결정실리콘막(8)과 연결된 형상으로 형성된다.
그리고, 전체표면상부에 패시베이션막(7)을 적층하고 나서 퓨즈 박스가 형성될 부분의 패시베이션막(7)을 식각함으로써 퓨즈박스를 형성한다. 이때, 상기 패시베이션막(7) 식각 공정시 퓨즈 상부에 적당히 남은 제3층간절연막(5)이 일정두께 식각된다.
상기와 같이 본 발명은 퓨즈 박스의 구조를 단순화시켜 퓨즈 박스가 칩에 차지하는 면적을 줄일 수 있으며 동시에 칩의 신뢰성 특성을 향상시킬 수 있다.
상기한 바와 같이 본 발명에 따른 반도체소자의 퓨즈박스 제조방법은, 퓨즈 박스 형성시 퓨즈 박스 가아드링 지역에 기존의 제1금속배선 콘택 및 제1금속배선 적층으로 형성되는 구조를 없애 퓨즈 박스 구조가 칩에 차지하는 면적을 줄이는 동시에 칩의 신뢰성 특성을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 실리콘 기판에 제1층간절연막을 형성하고 그 상부에 퓨즈박스 마스크를 이용하여 퓨즈 박스가 형성될 부분에만 도전체를 형성하는 단계;전 표면상부에 제2층간절연막을 형성하는 단계;퓨즈박스 마스크를 이용하여 상기 제2층간절연막을 식각하는 단계;상기 제2층간절연막의 식각 측벽에 제1금속배선 박막으로 스페이서를 형성하는 단계;전체표면상부에 제3층간절연막을 형성하는 단계;상기 퓨즈박스 마스크를 이용한 식각공정으로 상기 제3층간절연막을 일정두께 식각하여 퓨즈박스 영역에 상기 제3층간절연막을 남기는 단계;상기 제1층간절연막 상부 구조물 측벽에 제2금속배선 박막으로 스페이서를 형성하는 단계; 및전체표면상부에 패시베이션막을 형성하고 상기 퓨즈박스 마스크를 이용한 식각공정으로 패터닝하여 퓨즈박스를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈 박스 제조방법.
- 제 1항에 있어서,상기 도전체는 제2층간절연막 식각공정시 식각정지층으로 사용되는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 제조 방법.
- 제 1항에 있어서,상기 제1금속배선 박막과 제2금속배선 박막으로 형성된 스페이서는 칩 내부로 수분이 침투하는 것을 방지하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 제조 방법.
- 제 1항에 있어서,상기 제1금속배선 박막과 제2금속배선 박막은 텅스텐과 알루미늄의 이중구조로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 제조 방법.
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1998
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Cited By (3)
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| KR20020017589A (ko) * | 2000-08-31 | 2002-03-07 | 박종섭 | 퓨즈 박스 및 그의 형성 방법 |
| KR100819551B1 (ko) * | 2006-10-20 | 2008-04-07 | 삼성전자주식회사 | 방습 장벽을 갖는 반도체소자 및 그 제조방법 |
| US7659601B2 (en) | 2006-10-20 | 2010-02-09 | Samsung Electronics Co., Ltd. | Semiconductor device having moisture-proof dam and method of fabricating the same |
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