KR0178406B1 - 반도체 장치 제조방법 - Google Patents

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KR0178406B1
KR0178406B1 KR1019940032718A KR19940032718A KR0178406B1 KR 0178406 B1 KR0178406 B1 KR 0178406B1 KR 1019940032718 A KR1019940032718 A KR 1019940032718A KR 19940032718 A KR19940032718 A KR 19940032718A KR 0178406 B1 KR0178406 B1 KR 0178406B1
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conductive
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KR1019940032718A
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구니꼬 미야까와
Original Assignee
가네꼬 히사시
니뽄 덴끼 가부시끼 가이샤
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract

반도체 장치 제조방법은 제1 및 제2절연막과 상기 절연막에 수용된 제1 및 제2전도층을 구비한다. 상기 제1절연막은 상기 제1절연막의 상부 표면을 따르는 제1배선 트랜치 및 상기 제1배선 트렌치로부터 제1절연막의 하부표면까지 연장되는 제1스루홀을 가진다. 상기 제1전도 재료는 제1절연막의 상부표면에 증착되어 제1배선 트렌치 및 제1스루홀을 매립한다. 그 후, 제1전도재료는 상부 표면이 제1절연막의 상부 표면과 공면이 되도록 부분적으로 제거된다. 그 결과, 제1전도 재료는 제1배선층이 된다. 그 다음에, 제2절연막 및 제2배선층이 상기 제1절연막과 상기 제1배선층을 형성하는 방법과 비슷한 방법으로 형성된다.

Description

반도체 장치 제조방법
제1(a) 내지 1(e)도는 종래의 반도체 장치 제조방법을 나타내는 단면도.
제2(a) 내지 2(i)도는 본 발명의 제1실시예에 따른 방법을 나타내는 단면도.
제3(a) 내지 3(i)도는 본 발명의 제2실시예에 따른 방법을 나타내는 단면도.
제4도는 일렉트로마이그레이션에 대하여 제1(a) 내지 1(e)도의 방법과 2(a) 내지 2(i)도의 방법 사이의 배선부의 수명을 비교하는 그래프.
제5도는 일렉트로마이그레이션에 대하여 제1(a) 내지 1(e)도의 방법과 2(a) 내지 2(i)도의 방법 사이의 접촉부에 대한 수명을 비교하는 그래프.
제6도는 3개의 다른 구조층에 스루홀(through hole)부의 저항을 비교하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1절연막 12 : 실리콘 기판
13 : 제1배선 트렌치 15 : 제2전도막
[본 발명의 배경]
본 발명은 복수의 막 부재 및 상기 막 부재에 수용된 복수의 배선층을 각각 포함하는 반도체 장치 제조방법에 관한 것이다.
그러한 반도체 장치는 다음에 설명될 첫번째 종래 방법으로 제조된다. 절연막을 준비하고, 알루미늄 합금막 및 고융점 금속막을 스퍼터링에 의해 절연막상에 연속적으로 증착한다. 상기 종래 방법으로 공정을 시작할 때, 알루미늄 합금막 및 고융점 금속막은 패턴되어 절연막상에 배선층 또는 하부(underlying) 배선층을 형성한다. 그 다음에 다른 절연막을 절연막상에 증착하여 상기 배선층을 매립하고 상기 다른 절연막상에 스핀 온 글라스(spin-on-glass) 피복을 반복적으로 행한다. 공지된 방법으로 에치백(etchback)처리를 수행하여 배선층을 가지는 막 부재를 절연막상에 형성한다 상기 막부재는 스루홀(through hole)로 만들어진다. 또한, 스퍼터링에 의해 다른 알루미늄 합금막 및 다른 고융점 금속막을 상기 막 부재상에 증착하여 다른 배선층 또는 상부(overlying) 배선층을 형성한다. 그후, 비슷한 공정을 반복적으로 수행하여 멀티레벨 배선 구조를 제공한다.
상기 종래 방법에 있어서, 전기적인 접속은 스루홀이 비교적 큰 종횡비(aspect ratio)를 갖는 특별한 경우 종종 단선된다. 이것은 종래의 스퍼터링 기법이 그 분야에 공지되어 있는 커버리지(coverage)에 관한 특별한 경우에는 만족되지 않기 때문이다.
이 때문에, 상기 종래 방법은 고 집적 장치를 제조할 수 있도록 개선되어, 하기에 기술되는 특정한 공정을 가지게 되었다. 먼저, 스루홀을 만든 후 W막을 증착한다. W막을 에치백하여 W플러그를 형성한 후, 알루미늄 합금막 및 고융점 금속막을 스퍼터링 및 증착법으로 형성하여 상부 배선층을 제공한다.
그러나, 고집적 장치에 필요한 축소 배선 피치에서 하부 및 상부 층사이에 절연막을 삽입하기는 어렵다. 각 배선층의 선 저항의 증가를 피하기 위해서, 각 배선층의 두께를 축소할 수는 없다. 결과적으로, 각 배선층은 수직방향으로 연장된 직사각형 단면을 갖는다. 이 때문에 막부재의 표면에 심한 기복이 발생한다. 금속막이 다른 배선층을 형성하기 위해서 상기 과도한 기복을 갖는 배선층상에 증착되는 경우, 상기 금속막은 하부 배선층이 비교적 큰 계단부를 갖는 영역에서 얇아지게 된다. 최악의 경우, 상기 금속막은 단절된다. 따라서, 상부와 하부 배선층 사이에 평탄화된 층간막을 형성할 필요가 있다. 따라서 스핀온 글라스 피복 및 에치백 공정이 반복적으로 요구된다. 배선층이 증가함에 따라, 많은 공정이 필수적으로 요구된다.
트랜치 배선 구조와 연마 기법을 채용하는 두번째의 종래 방법이 제안되었는데, 이 방법은 1992년 VMIC 콘퍼런스(1992년, 6월 9-10일)에서 보고된 S.Roehl etal의 논문 22내지 28페이지에 소개되었다. 이 방법은 하기에 도면과 결합하여 상세히 검토될 것이다.
그러나, 두번째 종래 방법은 많은 복잡한 공정 및 비용 증가를 필수적으로 요구한다.
[본 발명의 요약]
본 발명의 목적은 비교적 낮은 비용으로 공정수가 감소된 간단한 공정을 통하여 수행되는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 하기의 명확히 설명되어 있다.
본 발명의 특징에 따르면, 제1 및 제2절연막 및 상기 제1 및 제2절연막에 수용된 제1 및 제2전도층을 갖는 반도체 장치 제조방법을 제공하는 것이다. 상기 제1절연막은 서로 마주보는 제1주 표면과 제1부 표면 사이로 한정된다. 제2절연막은 제1부 표면에 직면하는 제2주 표면과 상기 제2주 표면과 마주보는 제2부 표면사이로 한정된다 이 방법은 제1부 표면을 따르는 제1배선 트랜치 및 제1배선 트랜치에서 제1주 표면까지 연장되는 제1스루홀을 가지도록 제1절연막을 형성하는 단계와, 제1배선 트랜치와 제1스루홀의 제1내부 및 제1부 표면상에 제1외부를 가지도록 제1절연막상에 제1전도 재료를 증착하는 단계와, 상기 제1내부가 제1배선층이 되도록 하기 위하여 제1외부를 제거하는 단계와, 제2부 표면을 따르는 제2배선 트랜치와 상기 제2배선 트랜치에서 제1배선층까지 연장되는 제2스루홀을 가지도록 제1부 표면상에 제2절연막을 형성하는 단계와, 제2배선 트랜치와 제2스루홀 내에 제2내부를, 그리고 제2부 표면상에 제2외부를 가지도록 제2절연막상에 제2전도 재료를 증착하는 단계 및, 상기 제2내부가 제2배선층이 되도록 하기 위해 제2외부를 제거하는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 서로 포개져 있는 N(N은 정수)개의 절연막과 이 절연막에 각각 수용된 배선층을 구비하는 반도체 장치 제조방법을 제공한다. 상기 각 절연막은 서로 마주보고 있는 주 표면 및 부 표면을 가진다. 이 방법은 부 표면을 따르는 배선 트랜치 및 이 배선 트랜치에서 주 표면까지 연장되는 스루홀을 형성하는 단계와, 배선 트랜치와 스루홀의 내부 및 부 표면상의 외부를 가지도록 상기 절연막중 한 절연막 상에 전도 재료를 증착하는 단계와, 상기 내부가 배선층들중 하나가 되도록 하기 위해 외부를 제거하는 제거 단계 및, 상기 형성, 증착, 및 제거단계 세트를 (N-1)회 반복적으로 수행하는 단계를 포함한다.
[본 발명의 상세한 설명]
본 발명을 보다 잘 이해하기 위하여 우선 종래 방법에 관하여 제1(a) 내지 1(e)도를 참고하여 설명한다 이 종래 방법은 종래의 배선 구조를 갖는 반도체 장치 제조 방법으로, 서두에 기술된 두번째 종래 방법에 해당한다.
제1(a)도에서, 제1절연막(11)이 실리콘 기판(12)상에 증착된다. 제1배선 트랜치(B)는 제1절연막(11)에 형성된다.
제1(b)도에서, 알루미늄의 제1전도막(14)이 콜리메이트(Collimated) 스퍼터링에 의해 형성되어 제1배선 트랜치(B)를 매립한다. 그 다음에, W의 제2전도막(15)이 제1전도막(14)상에 증착된다. 그 다음의 연마 공정 동안, 상기 제2전도막(15)은 제1전도막(14)의 표면 오염, 긁힘 및 부식을 방지하고, 표면의 패턴에 따른 침하를 억제하는 작용을 한다.
제2전도막(15)이 제1전도막(14)상에 증착된 후, 제1(c)도에 도시된 것과 같이 제1배선 트랜치(13)내의 부분을 제외한 제1절연막(11)상의 제2전도막(15) 및 제1전도막(14)을 제거하기 위해서 연마 공정을 수행한다. 그 결과 제1절연막(11) 및 제2전도막(15)이 연마된 표면인 상부 표면을 갖는다. 따라서, 매립된 형태의 트랜치 배선 구조(16)가 얻어진다.
제1(d)도에서, 제2절연막(17)이 제1절연막(11) 상에 증착되어 상기 트랜치 배선 구조(16)를 매립한다. 스루홀(18)은 트랜치 배선 구조(16)에 도달하도록 제2절연막(17)에 만들어진다. W플러그(19)가 홀(18)을 통하여 형성되며, 여기서, W은 알루미늄의 저항보다 높은 저항을 가진다. 제1(e)도에 의하면, 제3절연막(21)은 제2절연막(17)상에 증착되어 플러그(19)를 커버한다. 제2배선 트랜치(22)는 제3절연막(21)에 형성된다. 콜리메이트 스퍼터링에 의하여, 알루미늄의 제3전도막(23)이 형성되어 제2배선 트랜치(22)를 매립한다. W의 제4전도막(24)은 제3전도막(23)상에 형성된다. 그 다음, 연마 공정을 수행하여 플러그(19)를 통하여 트랜치 배선층(16)에 접속되는 상부 배선층(25)을 생성한다.
그러나, 콜리메이트 스퍼터링은 보통 또는 콜리메이트 되지 않은 스퍼터링의 약 1/10인 스퍼터링율을 가지므로, 효율면에서는 떨어진다. 또한, 플러그(19)를 이용하면 그 공정이 복잡하게 된다. 스루홀(18)이 비교적 큰 종횡비를 갖는 경우, 스루홀(18)은 콜리메이트 스퍼터링에 의해 알루미늄으로 잘 매립될 수 없기 때문에, W을 이용하는 CVD 방법이 이용된다. 이것은 공정을 더욱 복잡하게 만든다. 플러그(19)는 상기 연마된 표면과 접촉하고, 이 결과, 연마된 표면의 거칠음 때문에 높은 접촉 저항의 문제점이 발생한다.
제2(a) 내지 2(i)는 본 발명의 제1실시예에 따른 방법을 나타낸다. 이 방법은 제1 및 제2배선층을 갖는 배선 구조를 포함하는 반도체 장치를 제조하는 방법이다. 제2(a)도에서, 제1절연막(31)이 소오스 전극과 드레인 전극(도시않됨)이 형성되어 있는 실리콘 기판(32)상에 증착된다. 상기 제1절연막(31)은 서로 마주보고 있는 제1주 표면과 제1부 표면(31a 및 31b) 사이로 한정된다. 제1부 표면(31b)이 평탄화된 후, 제1절연막(31)은 제1부 표면(31b)에 제1배선 트랜치를 구비한다. 상기 제1배선 트랜치(33)는 제1트랜치 내부 표면을 가진다.
제2(b)도에서, 제1배선 트랜치(33)의 하부에서 실리콘 기판(32)까지 연장되는 제1스루홀(34)이 제1절연막(31)에 만들어진다. 상기 제1스루홀(34)은 제1홀 내부 표면을 가진다.
제2(c)도에서, TiN 및 Ti가 콜리메이트 스퍼터링에 의해 제1절연막(31)상에 두께가 500 및 300Å인 제1전도 베리어(barrier) 막(35)으로써 증착된다. 이 결과, 상기 제1전도 베리어 막(35)이 각각의 제1부 표면(31b), 제1트랜치 내부표면, 및 제1홀 내부표면상에 형성된다.
제2(d)도에서, 순 알루미늄이 실온에서 제1전도 베리어 막(35)상에 두께가 5500Å인 제1전도 금속층(36)으로써 증착된다. 제1전도 금속층(36)이 형성된 후, 실리콘 기판(10) 또는 제1전도 금속층(36)은 460℃의 제1리플로우 온도로 가열된다. 이 때문에 종래 기술에 공지된 바와 같이 알루미늄이 리플로우하게 된다. 상기 리플로우로 제1배선 트랜치(33) 및 제1스루홀(34)이 동시에 상기 순 알루미늄으로 매립된다. 제1전도 베리어 막(35)과 제1전도 금속층(36)의 결합은 제1전도 재료로 지칭된다. 상기 제1전도 재료는 제1배선 트랜치(33)와 제1스루홀(34)의 제1내부 및 제1부 표면(31b)상의 제1외부를 포함한다.
제2(e)도에서, 제1전도 재료는 연마에 의해 제1외부가 제거되어 제1부 표면(31b)과 거의 공면이 된다. 상기 연마는 35rpm의 회전속도, 70㎏/㎠의 부하 및 약2000Å/min의 연막 속도의 조건하에서 연마재를 이용하여 수행된다. 이 결과, 제1모양층(37)은 거의 평탄화된 연마된 표면을 갖는다. 제1전도 베리어 막(35)과 제1모양층(37)의 결합은 제1배선층으로 지칭된다. 이와 관련하여 제1배선층은 제1배선 트랜치(33)내의 제1배선부 및 제1스루홀(34)내의 제1접속부를 갖는다.
제2(f)도에서, 두께가 8000Å인 제2절연막(41)이 단일 단계에 의해 제1절연막(31) 및 제1배선층상에 증착된다. 상기 제2절연막(41)은 제1부 표면(31b)과 직면하는 제2주 표면(41a)과 제2주 표면(41a)과 마주보는 제2부 표면(41b) 사이로 한정된다. 상기 제2부 표면(41b)이 평탄화된 후, 제2절연막(41)은 제2부 표면(41b)에 만들어진 제2배선 트랜치(43)를 가진다. 상기 제2배선 트랜치(43)는 제2트랜치 내부표면을 가진다. 또한, 제2스루홀(44)이 제2절연막(41)에 만들어져 제2배선 트랜치의 하부에서 제1모양층(37)까지 연장된다. 상기 제2스루홀(44)은 제2홀 내부 표면을 가진다.
제2(g)도에서, TiN과 Ti가 콜리메이트 스퍼터링에 의해 제2절연막(41)상에 300Å 및 100Å의 두께를 가지는 제2전도 베리어 막(45)으로써 증착된다. 이 결과, 제2전도 베리어 막(45)이 각각의 제2부 표면(41b), 제2트랜치 내부표면, 및 제 홀 내부 표면상에 형성된다.
제2(h)도에서, 5500Å의 두께를 가지는 순 알루미늄이 실온에서 제2전도 베리어 막 상에 제2전도 금속층(46)으로 증착된다. 제2전도 금속층(46)이 형성된 후, 실리콘 기판(32) 또는 제2전도 금속층(46)이 제1리플로우 온도와 같은 460℃의 리플로우 온도로 가열되고, 제2리플로우 온도로 지칭된다. 알루미늄의 리플로우 때문에 상기 순 알루미늄이 동시에 제2배선 트랜치(43) 및 제2스루홀(44)에 채워진다. 제2전도 베리어 막(45) 및 제2전도 금속층(46)의 결합은 제2전도 재료로 지칭된다. 제2전도 재료는 제2배선 트랜치(43)와 제2스루홀(44)의 제2내부 및 제2부 표면(41b)상의 제2외부를 포함한다.
제2(i)도에서, 상기 제2전도 재료는 전술한 연마에 의해 제2외부가 제거되어 제2평탄화된 표면과 거의 공면이 된다. 이 결과, 제2모양층(47)은 거의 평탄화된 표면을 가지게 된다. 제2전도 베리어 막(45) 및 제2모양층(47)의 조합은 제2배선층으로 지칭된다. 이와 관련하여 상기 제2배선층은 제2배선 트랜치(43)내의 제2배선부 및 제2스루홀(44)내의 제2접속부를 포함한다.
제3(a)내지 3(i)도는 본 발명의 두번째 실시예를 나타낸다. 이것은 제1 및 제2배선층을 갖는 배선 구조로 이루어진 반도체 장치의 제조 방법이다. 이 방법은 제2(a)내지 2(f)도에 도시된 단계와 동일한 단계인 제3(a)내지 3(f)도에 도시된 단계를 포함한다. 동일한 부분은 동일한 참조번호로 표시된다.
제3(g)도에서, Ti가 증착되어 콜리메이트 스퍼터링에 의해 제2절연막(41)상에 라이너 막(55)이 형성된다. 상기 라이너 막(55)은 100Å의 두께를 가지며 제2전도 베리어 막에 대응한다. 알루미늄 합금이 증착되어 실온에서 라이너 막(55)상에 제2전도 금속층(46)이 형성된다. 제2전도 금속층(46)은 5500Å의 두께를 가진다. 상기 알루미늄 합금은 게르마늄 1% 및 구리 0.5%를 포함한다. 상기 알루미늄 합금의 리플로우는 진공상태에서 180초 동안 410℃의 제2리플로우 온도에서 수행된다. 상기 알루미늄 합금은 비교적 낮은 공융 온도를 가지는데, 본 출원인 Kuniko Miyakawa의 일본 특허 공보 제145061/1993호에 예로서 개시되어 있다. 종래의 알루미늄-실리콘 합금과 비교해서, 상기 예의 제2리플로우 온도는 제1배선층이 손상받지 않는 레벨로 낮아질 수 있다. 상기 알루미늄 합금의 리플로우 후, 제1전도 금속층(36)과 비슷한 방법으로 제2전도 금속층(46)에 대하여 연마 공정이 수행된다. 제2전도금속층(46)과 라이너 막(55)의 결합을 제2배선층으로 지칭된다.
제4도는 상기 배선 구조의 신뢰도에 관한 것이다. 제4도에서, 흰색 원은 제2(a)내지 2(i)도의 방법의 경우를 나타내고, 검은색 원은 제1(a)내지 1(i)도의 방법의 경우를 나타낸다. 제2(a)내지 2(i)도 및 3(a)내지 3(i)도와 관련하여 기술된 각각의 방법에서는, 제1 및 제2배선층 각각에 가해진 스트레스는 없다. 따라서, 신뢰도는 현저하게 개선된다. 실제로, 각각의 제1 및 제2배선층은 종래 배선층에 비하여 약 5배 정도까지 개선된 일렉트로마이그레이션 저항을 갖는다. 따라서, 브레이크다운의 발생 가능성에 대해서는 재4도에 도시된 것과 같이 분명히 개선된다.
상기 제1 및 제2스루홀은 알루미늄 또는 알루미늄 합금의 스퍼터링으로 채워지므로써, 상기 홀에서 결정 알갱이의 크기는 크다. 따라서, 단선의 발생이 감소된다. 또한, 불량한 커버리지(coverage)에 의한 신뢰도 저하가 회피된다. 따라서, 신뢰도가 높은 반도체 장치를 제조하는 것이 가능하다.
제5도는 배선 구조의 수명을 나타낸다. 제5도에 있어서, 검은 원은 리플로우를 이용한 경우를 나타내고, 검은 사각형은 스퍼터링만 이용한 경우를 나타낸다. 제5도에서 명백히 알 수 있겠지만, 배선 구조의 수명은 스퍼터링만 이용하는 것과 비교하여 리플로우를 이용하는 것이 9배까지 연장된다. 상기 리플로우는 다음의 점에서 효과적이다. 첫째, 제1배선층의 연마된 표면과 접촉하는 경우, 상기 연마에 기인한 거칠기는 연마된 표면에 관하여 회복된다. 둘째, 금속 재료를 혼합하므로써 접촉 저항이 일정하게 되거나 감소된다.
제6도는 배선 구조의 접속부에 대한 전기 저항을 나타낸다. 제6도에서, 검은 원은 리플로우가 각각의 제1 및 제2배선층에 적용되는 첫번째 경우를 나타낸다. 흰 원은 리플로우가 제1배선층에만 적용되는 반면, 제2배선층은 종래의 방법으로 형성되는 두번째 경우를 나타낸다. 검은 삼각형은 각각의 제1 및 제2배선층이 종래의 방법으로 형성되는 세번째 경우를 나타낸다. 첫번째 경우를 이용하면, 제2배선층의 제2접속부는 제2 및 제3경우와 비교하여 현저하게 축소된 전기적인 저항을 갖는다. 특히, 0.6마이크로 미터의 직경을 갖는 제2접속부에 대하여, 제2접속부의 전기 저항은 두번째 경우의 저항의 약 1/4에 해당하는 약 160 밀리오옴까지 감소된다. 또한, 평탄화는 단일 연마 단계에 의해 이루어진다. 따라서, 복수의 공정을 줄이고 비용을 절감하는 것이 가능하다.
따라서, 본 발명이 몇몇 실시예와 관련하여 기술되었지만, 본 기술에 숙련된 사람은 본 발명을 다양한 다른 방법으로 실시하는 것이 가능하다. 예컨데, 제1전도 금속층은 Al-Si 합금 및 Al-Si-Cu 합금중 하나로 만들어질 수 있다. 제1 및 제2전도 베리어 막은 고융점 금속, 천이 금속, 또는 실리사이드, 니트라이드 및 보로나이드 중 하나로 만들어 질 수 있다. 제1 및 제2전도 베리어 막은 콜리메이트 스퍼터링 대신에 화학 기상 증착법(CVD)에 의해 형성될 수 있다. 각각의 제1 및 제2전도 베리어 막은 반도체 장치의 신뢰도가 보장되는 한 생략될 수 있다. 제1 및 제2스루홀을 만들자마자, 산화막에 대하여 고에칭 선택비를 갖는 에치스톱이 각각의 제1 및 제2배선 트랜치가 형성되기 전에 미리 형성될 수 있다. 이 결과, 자기 정렬 구조가 얻어지며 여기서 제1 및 제2스루홀이 배선 패턴에 대하여 자동으로 정렬된다. 따라서, 마진에 대해서는 고려할 필요성이 없다. 2개의 절연막을 포함하는 배선 구조에 대하여 설명하였지만, 본 발명은 3개 이상의 절연막을 포함하는 다른 배선 구조에도 적용될 수 있다.

Claims (16)

  1. 제1 및 제2절연막과 상기 제1 및 제2절연막에 각각 수용된 제1 및 제2전도층을 구비하는 반도체 장치로서, 상기 제1절연막은 서로 마주보고 있는 제1주 표면과 제1부 표면사이로 한정되고, 상기 제2절연막은 상기 제1부 표면과 직면하는 제2주 표면과 상기 제2주 표면과 마주보는 제2부 표면 사이로 한정되는 상기 반도체 장치의 제조 방법에 있어서, 상기 제1부 표면을 따르는 제1배선 트렌치(trench) 및 상기 제1배선 트렌치로부터 상기 제1주 표면까지 연장되는 제1스루홀(through hole)을 가지는 상기 제1절연막을 형성하는 단계와; 상기 제1배선 트렌치와 제1스루홀의 제1내부 및 상기 제1부 표면상의 제1외부를 갖도록 상기 제1절연막상에 제1전도 재료를 증착하는 단계와, 상기 제1내부가 상기 제1배선층이 되도록 하기 위하여 상기 제1외부를 제거하는 단계와, 상기 제2부 표면을 따르는 제2배선 트렌치 및 상기 제2배선 트렌치로부터 제1배선층까지 연장되는 제2스루홀을 가지는 제2절연막을 상기 제1부 표면상에 형성하는 단계와, 상기 제2배선 트렌치 및 제2스루홀 내의 제2내부 및 상기 제2부 표면상의 제2외부를 가지도록 상기 제2절연막상에 제2전도 재료를 증착하는 단계와; 상기 제2내부가 상기 제2배선층이 되도록 하기 위해서 제2외부를 제거하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 첫번째로 언급된 증착단계는 상기 제1배선 트렌치 및 스루홀 내에 그리고 상기 제1부 표면상에 제1전도 재료를 제공하는 단계와; 상기 제1전도 재료를 상기 제1전도 재료의 리플로우가 발생되는 제1온도에 노출시키는 단계를 포함하고, 상기 두번째 언급된 증착단계는 상기 제2배선 트렌치와 상기 제2스루홀 내와 상기 제2부 표면상에 제2전도 재료를 제공하는 단계와, 상기 제2전도 재료를 상기 제2전도 재료의 리플로우가 발생되는 제2온도에 노출하는 단계를 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 제1온도는 상기 제2온도와 같은 반도체 장치 제조 방법.
  4. 제2항에 있어서, 상기 제1온도는 상기 제2온도보다 더 높은 반도체 장치 제조 방법.
  5. 제2항에 있어서, 상기 제1온도는 350℃와 500℃ 사이인 반도체 장치 제조 방법.
  6. 제2항에 있어서, 상기 제1배선 트렌치는 제1트렌치 내면을 갖고, 상기 제1스루홀은 제1홀 내면을 가지며, 상기 첫번째 언급된 제공 단계는 제1전도 베리어 막을 상기 제1트렌치 내부, 상기 제1홀 내부 및 상기 제1부 표면상에 부착하는 단게와, 제1전도 금속층을 상기 제1전도막상에 증착하기 위하여 스퍼터링하는 단계를 포함하며, 상기 제1전도 베리어 막과 제1전도 금속층의 결합은 상기 제1전도 재료로 작용하는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 스퍼터링 단계는 각각의 상기 제1 및 상기 제2온도보다 낮은 실온에서 수행되는 반도체 장치 제조 방법.
  8. 제6항에 있어서, 상기 부착단계는 고융점 재료와 실리사이드 재료중 한 재료의 이방성 스퍼터링에 의해 수행되는 반도체 장치 제조 방법.
  9. 제6항에 있어서, 상기 부착단계는 고융점 재료 및 실리사이드 재료중 한 재료의 화학 기상 증착법에 의해 수행되는 반도체 장치 제조 방법.
  10. 제2항에 있어서, 상기 제2배선 트렌치는 제2트렌치 내면을 갖고, 상기 제2스루홀은 제2홀 내면을 가지며, 상기 두 번째 언급된 제공 단계는 제2전도 베리어 막을 상기 제2트렌치 내면, 상기 제2홀 내면 및 상기 제2부 표면 상에 부착하는 단계와, 제2전도 금속층을 상기 제2전도 베리어 막상에 증착하기 위한 스퍼터링 단계를 포함하고, 상기 제2전도막과 상기 제2전도 금속층은 상기 제2전도 재료로 작용하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 스퍼터링 단계는 각각의 상기 제1 및 상기 제2온도 보다 낮은 실온에서 수행되는 반도체 장치 제조 방법.
  12. 제10항에 있어서, 상기 부착단계는 고융점 재료 및 실리사이드 재료중 한 재료의 이방성 스퍼터링에 의해 수행되는 반도체 장치 제조 방법.
  13. 제10항에 있어서, 상기 부착 단계는 고융점 재료와 실리사이드 재료중 한 재료의 화학 기상 증착에 의해 수행되는 반도체 장치 제조 방법.
  14. 제1항에 있어서, 상기 첫 번째 언급된 제거단계는 제1전도 재료를 상기 제1부 표면과 공면이 되도록 연마하는 단계를 포함하는 반도체 장치 제조 방법.
  15. 제1항에 있어서, 상기 두번째 언급된 제거단계는 상기 제2전도 재료를 상기 제2부 표면과 공면이 되도록 연마하는 단계를 포함하는 반도체 장치 제조 방법.
  16. 서로 마주보는 주 표면 및 부 표면을 각각 가지며 서로 포개어져 있는 N(N은 정수)개의 절연막과 상기 절연막에 수용된 배선층을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 부 표면을 따르는 배선 트렌치 및 상기 배선 트렌치로부터 상기 주 표면까지 연장된 스루홀을 갖는 상기 절연막중 한 절연막을 형성하는 단계와, 상기 배선 트렌치와 스루홀의 내부 및 상기 부 표면상의 외부를 갖도록 상기 절연막중 한 절연막 상에 전도재료를 증착하는 단계와, 상기 내부가 상기 배선층들 중 하나의 배선층이 되도록하기 위해 상기 외부를 제거하는 단계와, 상기 형성 단계, 증착 단계 및 제거 단계의 한 세트를 (N-1)회 반복적으로 수행하는 단계를 포함하는 반도체 장치 제조 방법.
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