JPH08203872A - コンタクトホールの形成方法及び半導体装置 - Google Patents
コンタクトホールの形成方法及び半導体装置Info
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- JPH08203872A JPH08203872A JP7009288A JP928895A JPH08203872A JP H08203872 A JPH08203872 A JP H08203872A JP 7009288 A JP7009288 A JP 7009288A JP 928895 A JP928895 A JP 928895A JP H08203872 A JPH08203872 A JP H08203872A
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Abstract
(57)【要約】
【目的】 コンタクトホールの底にある配線層のエッチ
ングダメージを防止する深さの異なるコンタクトホール
の形成方法及びそれにより形成されたコンタクトホール
を有する半導体装置を得ること。 【構成】 複数の配線層４，５，１４，９ａの上に層間
絶縁膜６，１０，１１よりエッチング耐性のあるエッチ
ングストッパ膜１０４，１０５，１０９，１１４をそれ
ぞれ形成し、エッチングストッパ膜に達するまでエッチ
ングして深さの異なるコンタクトホール１２ａ〜１２ｄ
を同時に開孔し、その後にエッチングストッパ膜を除去
する。エッチングストッパ膜の膜厚はその上に形成され
るコンタクトホールの深さが浅いほど厚く構成される。
ングダメージを防止する深さの異なるコンタクトホール
の形成方法及びそれにより形成されたコンタクトホール
を有する半導体装置を得ること。 【構成】 複数の配線層４，５，１４，９ａの上に層間
絶縁膜６，１０，１１よりエッチング耐性のあるエッチ
ングストッパ膜１０４，１０５，１０９，１１４をそれ
ぞれ形成し、エッチングストッパ膜に達するまでエッチ
ングして深さの異なるコンタクトホール１２ａ〜１２ｄ
を同時に開孔し、その後にエッチングストッパ膜を除去
する。エッチングストッパ膜の膜厚はその上に形成され
るコンタクトホールの深さが浅いほど厚く構成される。
Description
【０００１】
【産業上の利用分野】この発明は、複数の配線層とその
間に層間絶縁膜を有する半導体基板に微細加工によって
コンタクトホールを形成するコンタクトホールの形成方
法及びそれにより形成されたコンタクトホールを有する
半導体装置に関するものである。
間に層間絶縁膜を有する半導体基板に微細加工によって
コンタクトホールを形成するコンタクトホールの形成方
法及びそれにより形成されたコンタクトホールを有する
半導体装置に関するものである。
【０００２】
【従来の技術】図４（ａ）〜（ｆ）は従来のスタックト
キャパシタ型ＤＲＡＭのワード線方向の断面図で、半導
体基板上の既に形成されているトランジスタセルの上部
に層間絶縁膜を介して形成されるキャパシタセル及びコ
ンタクトホールの形成方法を示す図である。図におい
て、１は半導体基板であるシリコン基板、２はシリコン
基板１上に形成された素子分離領域、３は素子分離領域
２間に形成されたトランジスタ素子領域、４はメモリセ
ル内ではメモリセルトランジスタのゲート電極としても
利用されるワード線（配線層）、５はワード線４の上方
にありワード線４と直交するビット線（配線層）、６は
ワード線４とビット線５を絶縁する第一の層間絶縁膜、
７はキャパシタ下部電極層、７ａはキャパシタ下部電
極、８はキャパシタ絶縁膜、９はキャパシタ上部電極
層、９ａはキャパシタ上部電極（配線層）、１０はビッ
ト線５とキャパシタ下部電極７ａを絶縁する第二の層間
絶縁膜、１１は第三の層間絶縁膜、１２ａ，１２ｂ，１
２ｃはコンタクトホール、１３ａ，１３ｂ，１３ｃは配
線、５０はトランジスタセルとキャパシタセルとが形成
されるメモリセル領域、６０はメモリセル領域５０に隣
接する周辺回路領域である。第一から第三の層間絶縁膜
６，１０，１１はシリコン酸化膜などから形成される。
キャパシタ型ＤＲＡＭのワード線方向の断面図で、半導
体基板上の既に形成されているトランジスタセルの上部
に層間絶縁膜を介して形成されるキャパシタセル及びコ
ンタクトホールの形成方法を示す図である。図におい
て、１は半導体基板であるシリコン基板、２はシリコン
基板１上に形成された素子分離領域、３は素子分離領域
２間に形成されたトランジスタ素子領域、４はメモリセ
ル内ではメモリセルトランジスタのゲート電極としても
利用されるワード線（配線層）、５はワード線４の上方
にありワード線４と直交するビット線（配線層）、６は
ワード線４とビット線５を絶縁する第一の層間絶縁膜、
７はキャパシタ下部電極層、７ａはキャパシタ下部電
極、８はキャパシタ絶縁膜、９はキャパシタ上部電極
層、９ａはキャパシタ上部電極（配線層）、１０はビッ
ト線５とキャパシタ下部電極７ａを絶縁する第二の層間
絶縁膜、１１は第三の層間絶縁膜、１２ａ，１２ｂ，１
２ｃはコンタクトホール、１３ａ，１３ｂ，１３ｃは配
線、５０はトランジスタセルとキャパシタセルとが形成
されるメモリセル領域、６０はメモリセル領域５０に隣
接する周辺回路領域である。第一から第三の層間絶縁膜
６，１０，１１はシリコン酸化膜などから形成される。
【０００３】次に動作について説明する。キャパシタセ
ル及びコンタクトホールの形成方法は以下の通りであ
る。シリコン基板１上にはトランジスタセルが形成さ
れ、その上に第二の層間絶縁膜１０がメモリセル領域５
０と周辺回路領域６０にわたって形成されている。ま
ず、第二の層間絶縁膜１０上の全面にポリシリコンから
なるキャパシタ下部電極層７を形成する（図４
（ａ））。
ル及びコンタクトホールの形成方法は以下の通りであ
る。シリコン基板１上にはトランジスタセルが形成さ
れ、その上に第二の層間絶縁膜１０がメモリセル領域５
０と周辺回路領域６０にわたって形成されている。ま
ず、第二の層間絶縁膜１０上の全面にポリシリコンから
なるキャパシタ下部電極層７を形成する（図４
（ａ））。
【０００４】次に、キャパシタ下部電極層７の上にレジ
ストパターン（図示せず）を形成し、このレジストパタ
ーンをマスクにしてキャパシタ下部電極層７をエッチン
グして、メモリセル領域５０にキャパシタ下部電極７ａ
を形成する（図４（ｂ））。
ストパターン（図示せず）を形成し、このレジストパタ
ーンをマスクにしてキャパシタ下部電極層７をエッチン
グして、メモリセル領域５０にキャパシタ下部電極７ａ
を形成する（図４（ｂ））。
【０００５】さらに、全面に、順次、キャパシタ絶縁膜
８およびキャパシタ上部電極層９を形成する（図４
（ｃ））。キャパシタ絶縁膜８の材料はＳｉx Ｎy Ｏz
であり、その比誘電率（約７．５）と必要キャパシタン
スの関係から、キャパシタ絶縁膜８の厚さは４０〜２０
０オングストロームに設定される。キャパシタ上部電極
層９はキャパシタ下部電極層７と同様、ポリシリコンか
らなり、厚さは５００〜５００００オングストロームで
ある。
８およびキャパシタ上部電極層９を形成する（図４
（ｃ））。キャパシタ絶縁膜８の材料はＳｉx Ｎy Ｏz
であり、その比誘電率（約７．５）と必要キャパシタン
スの関係から、キャパシタ絶縁膜８の厚さは４０〜２０
０オングストロームに設定される。キャパシタ上部電極
層９はキャパシタ下部電極層７と同様、ポリシリコンか
らなり、厚さは５００〜５００００オングストロームで
ある。
【０００６】キャパシタ上部電極層９にレジストパター
ン（図示せず）を形成し、このレジストパターンをマス
クにしてキャパシタ上部電極層９をエッチングして、周
辺回路領域６０のキャパシタ上部電極層９を除去して、
キャパシタ上部電極９ａを形成する（図４（ｄ））。こ
の場合、ＤＲＡＭの微細化、大容量化に伴い上述したよ
うにキャパシタ絶縁膜８は４０〜２００オングストロー
ムと薄いので、キャパシタ上部電極層９のエッチングの
際にキャパシタ絶縁膜８もエッチングされる。
ン（図示せず）を形成し、このレジストパターンをマス
クにしてキャパシタ上部電極層９をエッチングして、周
辺回路領域６０のキャパシタ上部電極層９を除去して、
キャパシタ上部電極９ａを形成する（図４（ｄ））。こ
の場合、ＤＲＡＭの微細化、大容量化に伴い上述したよ
うにキャパシタ絶縁膜８は４０〜２００オングストロー
ムと薄いので、キャパシタ上部電極層９のエッチングの
際にキャパシタ絶縁膜８もエッチングされる。
【０００７】次に、全面にシリコン酸化膜からなる第三
の層間絶縁膜１１を形成し、その上に形成したレジスト
パターン（図示せず）をマスクにしてエッチングしてコ
ンタクトホール１２ａ，１２ｂ，１２ｃを形成する（図
４（ｅ））。即ち、コンタクトホール１２ａは第三の層
間絶縁膜１１を貫通してキャパシタ上部電極９ａに到達
するまでエッチングして形成し、コンタクトホール１２
ｂはさらに第二の層間絶縁膜１０を貫通してビット線５
に到達するまでエッチングして形成し、コンタクトホー
ル１２ｃはさらに第一の層間絶縁膜６を貫通してワード
線４に到達するまでエッチングして形成し、他のコンタ
クトホール（図示せず）はさらにシリコン基板１のソー
ス・ドレイン領域（図示せず）に到達するまでエッチン
グをして形成する。このとき、これらのコンタクトホー
ル１２ａ，１２ｂ，１２ｃはそれぞれ深さが異なるの
で、一番浅いコンタクトホール１２ａがキャパシタ上部
電極９ａに到達した後も、キャパシタ上部電極９ａの表
面はさらに深いコンタクトホール１２ｂ，１２ｃなどの
開孔のためにオーバーエッチングにさらされる。コンタ
クトホール１２ｂ，１２ｃのビット線５とワード線４の
表面も同様にオーバーエッチングにさらされる。
の層間絶縁膜１１を形成し、その上に形成したレジスト
パターン（図示せず）をマスクにしてエッチングしてコ
ンタクトホール１２ａ，１２ｂ，１２ｃを形成する（図
４（ｅ））。即ち、コンタクトホール１２ａは第三の層
間絶縁膜１１を貫通してキャパシタ上部電極９ａに到達
するまでエッチングして形成し、コンタクトホール１２
ｂはさらに第二の層間絶縁膜１０を貫通してビット線５
に到達するまでエッチングして形成し、コンタクトホー
ル１２ｃはさらに第一の層間絶縁膜６を貫通してワード
線４に到達するまでエッチングして形成し、他のコンタ
クトホール（図示せず）はさらにシリコン基板１のソー
ス・ドレイン領域（図示せず）に到達するまでエッチン
グをして形成する。このとき、これらのコンタクトホー
ル１２ａ，１２ｂ，１２ｃはそれぞれ深さが異なるの
で、一番浅いコンタクトホール１２ａがキャパシタ上部
電極９ａに到達した後も、キャパシタ上部電極９ａの表
面はさらに深いコンタクトホール１２ｂ，１２ｃなどの
開孔のためにオーバーエッチングにさらされる。コンタ
クトホール１２ｂ，１２ｃのビット線５とワード線４の
表面も同様にオーバーエッチングにさらされる。
【０００８】最後に、コンタクトホール１２ａ，１２
ｂ，１２ｃを含む第三の層間絶縁膜１１上に配線１３
ａ，１３ｂ，１３ｃをそれぞれ形成する（図４
（ｆ））。
ｂ，１２ｃを含む第三の層間絶縁膜１１上に配線１３
ａ，１３ｂ，１３ｃをそれぞれ形成する（図４
（ｆ））。
【０００９】
【発明が解決しようとする課題】従来のコンタクトホー
ルの形成方法及び半導体装置は以上のように構成されて
いるので、深さが異なるコンタクトホール１２ａ，１２
ｂ，１２ｃをエッチングによって開孔するとき、深さが
より浅いコンタクトホール１２ａ，１２ｂ，１２ｃは深
さがより深いコンタクトホール１２ｂ，１２ｃの開孔の
ために浅いコンタクトホール１２ａ，１２ｂ，１２ｃの
底にあるキャパシタ上部電極９ａ、ビット線５、ワード
線４がオーバーエッチングにさらされるなどの問題点が
あった。
ルの形成方法及び半導体装置は以上のように構成されて
いるので、深さが異なるコンタクトホール１２ａ，１２
ｂ，１２ｃをエッチングによって開孔するとき、深さが
より浅いコンタクトホール１２ａ，１２ｂ，１２ｃは深
さがより深いコンタクトホール１２ｂ，１２ｃの開孔の
ために浅いコンタクトホール１２ａ，１２ｂ，１２ｃの
底にあるキャパシタ上部電極９ａ、ビット線５、ワード
線４がオーバーエッチングにさらされるなどの問題点が
あった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、深さが異なるコンタクトホール
をエッチングによって開孔するとき、コンタクトホール
の底にある配線層のエッチングダメージを防止するコン
タクトホールの形成方法及びそれにより形成されたコン
タクトホールを有する半導体装置を得ることを目的とす
る。
ためになされたもので、深さが異なるコンタクトホール
をエッチングによって開孔するとき、コンタクトホール
の底にある配線層のエッチングダメージを防止するコン
タクトホールの形成方法及びそれにより形成されたコン
タクトホールを有する半導体装置を得ることを目的とす
る。
【００１１】
【課題を解決するための手段】請求項１の発明に係るコ
ンタクトホールの形成方法は、複数の配線層の上に層間
絶縁膜よりエッチング耐性のあるエッチングストッパ膜
をそれぞれ形成して、それぞれのエッチングストッパ膜
に達するまでエッチングによって深さの異なる複数のコ
ンタクトホールを形成した後、エッチングストッパ膜を
除去するものである。
ンタクトホールの形成方法は、複数の配線層の上に層間
絶縁膜よりエッチング耐性のあるエッチングストッパ膜
をそれぞれ形成して、それぞれのエッチングストッパ膜
に達するまでエッチングによって深さの異なる複数のコ
ンタクトホールを形成した後、エッチングストッパ膜を
除去するものである。
【００１２】請求項２の発明に係るコンタクトホールの
形成方法は、エッチングストッパ膜の膜厚をその上に形
成されるコンタクトホールが浅いほど厚くしたものであ
る。
形成方法は、エッチングストッパ膜の膜厚をその上に形
成されるコンタクトホールが浅いほど厚くしたものであ
る。
【００１３】請求項３の発明に係る半導体装置は、請求
項１記載のコンタクトホールの形成方法により形成され
たコンタクトホールを有するものである。
項１記載のコンタクトホールの形成方法により形成され
たコンタクトホールを有するものである。
【００１４】
【作用】請求項１の発明におけるコンタクトホールの形
成方法は、エッチングによって深さの異なる複数のコン
タクトホールを形成するとき、エッチングは配線層の上
に形成されたエッチングストッパ膜まで達するとそこで
止まり、配線層をオーバーエッチングしない。
成方法は、エッチングによって深さの異なる複数のコン
タクトホールを形成するとき、エッチングは配線層の上
に形成されたエッチングストッパ膜まで達するとそこで
止まり、配線層をオーバーエッチングしない。
【００１５】請求項２の発明におけるコンタクトホール
の形成方法は、浅いコンタクトホールに対応するエッチ
ングストッパ膜ほど必要以上に長くエッチングにさらさ
れるが、膜厚が厚いので配線層をオーバーエッチングし
ない。
の形成方法は、浅いコンタクトホールに対応するエッチ
ングストッパ膜ほど必要以上に長くエッチングにさらさ
れるが、膜厚が厚いので配線層をオーバーエッチングし
ない。
【００１６】請求項３の発明における半導体装置は、エ
ッチングは配線層上のエッチングストッパ膜までで止ま
り配線層はオーバーエッチングされない。
ッチングは配線層上のエッチングストッパ膜までで止ま
り配線層はオーバーエッチングされない。
【００１７】
実施例１．以下、この発明の一実施例を図について説明
する。図１（ａ）〜（ｆ）はこの発明の実施例１による
スタックトキャパシタ型ＤＲＡＭのワード線方向の断面
図で、トランジスタセルやキャパシタセルが形成されて
いる半導体基板におけるコンタクトホールの形成方法を
示す図である。従来技術である図４（ａ）〜（ｆ）に示
した相当部分には同一符号を付しその説明を省略する。
図において、１２ａ〜１２ｄはコンタクトホール、１３
は導電体膜、１３ａ〜１３ｄは配線、１４は周辺回路領
域６０にあるトランジスタのソース／ドレイン領域（配
線層）、１５はレジスト、１０４はワード線４上に形成
されたワード線エッチングストッパ、１０５はビット線
５上に形成されたビット線エッチングストッパ、１０９
はキャパシタ上部電極９ａ上に形成されたキャパシタ上
部電極エッチングストッパ、１１４はソース／ドレイン
領域１４上に形成されたソース／ドレイン領域エッチン
グストッパ、１５０ａ〜１５０ｄはエッチングストッパ
除去部である。ビット線５、キャパシタ下部電極７ａは
それぞれメモリセルトランジスタのソース／ドレイン領
域１４とコンタクトホール（図示せず）を介して電気的
に接続されている。
する。図１（ａ）〜（ｆ）はこの発明の実施例１による
スタックトキャパシタ型ＤＲＡＭのワード線方向の断面
図で、トランジスタセルやキャパシタセルが形成されて
いる半導体基板におけるコンタクトホールの形成方法を
示す図である。従来技術である図４（ａ）〜（ｆ）に示
した相当部分には同一符号を付しその説明を省略する。
図において、１２ａ〜１２ｄはコンタクトホール、１３
は導電体膜、１３ａ〜１３ｄは配線、１４は周辺回路領
域６０にあるトランジスタのソース／ドレイン領域（配
線層）、１５はレジスト、１０４はワード線４上に形成
されたワード線エッチングストッパ、１０５はビット線
５上に形成されたビット線エッチングストッパ、１０９
はキャパシタ上部電極９ａ上に形成されたキャパシタ上
部電極エッチングストッパ、１１４はソース／ドレイン
領域１４上に形成されたソース／ドレイン領域エッチン
グストッパ、１５０ａ〜１５０ｄはエッチングストッパ
除去部である。ビット線５、キャパシタ下部電極７ａは
それぞれメモリセルトランジスタのソース／ドレイン領
域１４とコンタクトホール（図示せず）を介して電気的
に接続されている。
【００１８】ソース／ドレイン領域エッチングストッパ
１１４、ワード線エッチングストッパ１０４、ビット線
エッチングストッパ１０５、キャパシタ上部電極エッチ
ングストッパ１０９は上層のエッチングストッパ程その
膜厚が厚くなっている。即ち、ソース／ドレイン領域エ
ッチングストッパ１１４は最も膜厚が薄く、ワード線エ
ッチングストッパ１０４、ビット線エッチングストッパ
１０５と膜厚が厚くなり、キャパシタ上部電極エッチン
グストッパ１０９は最も膜厚が厚い。
１１４、ワード線エッチングストッパ１０４、ビット線
エッチングストッパ１０５、キャパシタ上部電極エッチ
ングストッパ１０９は上層のエッチングストッパ程その
膜厚が厚くなっている。即ち、ソース／ドレイン領域エ
ッチングストッパ１１４は最も膜厚が薄く、ワード線エ
ッチングストッパ１０４、ビット線エッチングストッパ
１０５と膜厚が厚くなり、キャパシタ上部電極エッチン
グストッパ１０９は最も膜厚が厚い。
【００１９】次に動作について説明する。トランジスタ
セルやキャパシタセルが形成され、ソース／ドレイン領
域１４、ワード線４、ビット線５、キャパシタ上部電極
９ａの上にはそれぞれソース／ドレイン領域エッチング
ストッパ１１４、ワード線エッチングストッパ１０４、
ビット線エッチングストッパ１０５、キャパシタ上部電
極エッチングストッパ１０９が形成されている半導体基
板（図１（ａ））の全面に第三の層間絶縁膜１１を形成
し、写真製版を行う（図１（ｂ））。
セルやキャパシタセルが形成され、ソース／ドレイン領
域１４、ワード線４、ビット線５、キャパシタ上部電極
９ａの上にはそれぞれソース／ドレイン領域エッチング
ストッパ１１４、ワード線エッチングストッパ１０４、
ビット線エッチングストッパ１０５、キャパシタ上部電
極エッチングストッパ１０９が形成されている半導体基
板（図１（ａ））の全面に第三の層間絶縁膜１１を形成
し、写真製版を行う（図１（ｂ））。
【００２０】レジスト１５をマスクとしてエッチングし
て層間絶縁膜１１に開孔する。開孔が第三の層間絶縁膜
１１を貫通してキャパシタ上部電極エッチングストッパ
１０９まで到達してコンタクトホール１２ａが形成さ
れ、さらにエッチングを進め第二の層間絶縁膜１０を貫
通してビット線エッチングストッパ１０５まで到達して
コンタクトホール１２ｂが形成され、さらに層間絶縁膜
６を貫通してワード線エッチングストッパ１０４まで到
達してコンタクトホール１２ｃが形成され、さらにソー
ス／ドレイン領域エッチングストッパ１１４まで到達し
てコンタクトホール１２ｄが形成される（図１
（ｃ））。このとき、キャパシタ上部電極エッチングス
トッパ１０９はその表面まで開孔されコンタクトホール
１２ａが形成された後も、開孔がソース／ドレイン領域
エッチングストッパ１１４まで到達してコンタクトホー
ル１２ｄが形成されるまで、オーバーエッチングにさら
されるので、キャパシタ上部電極エッチングストッパ１
０９の膜厚が最も厚い。同様の理由により、ビット線エ
ッチングストッパ１０５はワード線エッチングストッパ
１０４より膜厚が厚く、ワード線エッチングストッパ１
０４はソース／ドレイン領域エッチングストッパ１１４
より膜厚が厚い。このようなエッチングストッパ１１
４，１０４，１０５，１０９によってソース／ドレイン
領域１４、ワード線４、ビット線５、キャパシタ上部電
極９ａの表面がオーバーエッチングしない。
て層間絶縁膜１１に開孔する。開孔が第三の層間絶縁膜
１１を貫通してキャパシタ上部電極エッチングストッパ
１０９まで到達してコンタクトホール１２ａが形成さ
れ、さらにエッチングを進め第二の層間絶縁膜１０を貫
通してビット線エッチングストッパ１０５まで到達して
コンタクトホール１２ｂが形成され、さらに層間絶縁膜
６を貫通してワード線エッチングストッパ１０４まで到
達してコンタクトホール１２ｃが形成され、さらにソー
ス／ドレイン領域エッチングストッパ１１４まで到達し
てコンタクトホール１２ｄが形成される（図１
（ｃ））。このとき、キャパシタ上部電極エッチングス
トッパ１０９はその表面まで開孔されコンタクトホール
１２ａが形成された後も、開孔がソース／ドレイン領域
エッチングストッパ１１４まで到達してコンタクトホー
ル１２ｄが形成されるまで、オーバーエッチングにさら
されるので、キャパシタ上部電極エッチングストッパ１
０９の膜厚が最も厚い。同様の理由により、ビット線エ
ッチングストッパ１０５はワード線エッチングストッパ
１０４より膜厚が厚く、ワード線エッチングストッパ１
０４はソース／ドレイン領域エッチングストッパ１１４
より膜厚が厚い。このようなエッチングストッパ１１
４，１０４，１０５，１０９によってソース／ドレイン
領域１４、ワード線４、ビット線５、キャパシタ上部電
極９ａの表面がオーバーエッチングしない。
【００２１】レジスト１５もしくは第一から第三の層間
絶縁膜６，１０，１１をマスクとしてドライエッチング
やスパッタなどによってエッチングストッパ１０９，１
０５，１０４，１１４を除去し、それぞれエッチングス
トッパ除去部１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ
が形成される。その結果、エッチングストッパ下部のキ
ャパシタ上部電極９ａ、ビット線５、ワード線４、ソー
ス／ドレイン領域１４が露出する（図１（ｄ））。この
エッチングストッパ除去の工程において、エッチングス
トッパの膜厚にばらつきがあると、その膜厚差によって
オーバーエッチングにさらされる可能性があるので、コ
ンタクトホール１２ａ，１２ｂ，１２ｃ，１２ｄが開孔
したとき残ったエッチングストッパの膜厚は等しいこと
が望ましい。
絶縁膜６，１０，１１をマスクとしてドライエッチング
やスパッタなどによってエッチングストッパ１０９，１
０５，１０４，１１４を除去し、それぞれエッチングス
トッパ除去部１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ
が形成される。その結果、エッチングストッパ下部のキ
ャパシタ上部電極９ａ、ビット線５、ワード線４、ソー
ス／ドレイン領域１４が露出する（図１（ｄ））。この
エッチングストッパ除去の工程において、エッチングス
トッパの膜厚にばらつきがあると、その膜厚差によって
オーバーエッチングにさらされる可能性があるので、コ
ンタクトホール１２ａ，１２ｂ，１２ｃ，１２ｄが開孔
したとき残ったエッチングストッパの膜厚は等しいこと
が望ましい。
【００２２】上部配線となる導電体膜１３を全面に形成
し（図１（ｅ））、レジストをマスクとして加工して配
線１３ａ，１３ｄ，１３ｃ，１３ｄを形成する（図１
（ｆ））。
し（図１（ｅ））、レジストをマスクとして加工して配
線１３ａ，１３ｄ，１３ｃ，１３ｄを形成する（図１
（ｆ））。
【００２３】以上のような工程を経ることにより、上部
配線と下部配線の高品質な接続を得ることができる。
配線と下部配線の高品質な接続を得ることができる。
【００２４】実施例２．図２はこの発明の実施例２によ
るエッチングストッパの除去方法を示す断面図であり、
実施例１の図１に示した相当部分には同一符号を付しそ
の説明を省略する。
るエッチングストッパの除去方法を示す断面図であり、
実施例１の図１に示した相当部分には同一符号を付しそ
の説明を省略する。
【００２５】図において、エッチングストッパ１１４，
１０４，１０５，１０９はウエットエッチングで除去す
る。ウエットエッチングによるため、図１（ｂ）に示す
レジスト１５は不要である。また、ウエットエッチング
で除去するため、ソース／ドレイン領域１４、ワード線
４、ビット線５、キャパシタ上部電極９ａへのプラズマ
ダメージがない。従って、コンタクトホール１２ａ，１
２ｂ，１２ｃ，１２ｄ開孔後にエッチングストッパ１１
４，１０４，１０５，１０９を除くとき、オーバーエッ
チングを防ぐために、これらのエッチングストッパの膜
厚が等しくなるようにケアする必要がない。
１０４，１０５，１０９はウエットエッチングで除去す
る。ウエットエッチングによるため、図１（ｂ）に示す
レジスト１５は不要である。また、ウエットエッチング
で除去するため、ソース／ドレイン領域１４、ワード線
４、ビット線５、キャパシタ上部電極９ａへのプラズマ
ダメージがない。従って、コンタクトホール１２ａ，１
２ｂ，１２ｃ，１２ｄ開孔後にエッチングストッパ１１
４，１０４，１０５，１０９を除くとき、オーバーエッ
チングを防ぐために、これらのエッチングストッパの膜
厚が等しくなるようにケアする必要がない。
【００２６】以上のような工程を経ることにより、上部
配線と下部配線の高品質な接続を得ることができる。
配線と下部配線の高品質な接続を得ることができる。
【００２７】実施例３．図３（ａ），（ｂ）はこの発明
の実施例３によるドランジスタのビット線方向の断面図
であり、ソース／ドレイン領域エッチングストッパの形
成方法を示す図である。実施例１の図１に示した相当部
分には同一符号を付しその説明を省略する。図におい
て、３１はゲート酸化膜、３２はゲート電極であるワー
ド線４上に形成されるゲート電極上敷膜、３３はサイド
ウォールである。ゲート電極上敷膜３２はエッチングス
トッパと同質の被エッチング特性を持つ膜である。
の実施例３によるドランジスタのビット線方向の断面図
であり、ソース／ドレイン領域エッチングストッパの形
成方法を示す図である。実施例１の図１に示した相当部
分には同一符号を付しその説明を省略する。図におい
て、３１はゲート酸化膜、３２はゲート電極であるワー
ド線４上に形成されるゲート電極上敷膜、３３はサイド
ウォールである。ゲート電極上敷膜３２はエッチングス
トッパと同質の被エッチング特性を持つ膜である。
【００２８】図３（ａ）に示されるトランジスタの上の
全面に、ソース／ドレイン領域エッチングストッパ１１
４を形成する（図３（ｂ））。
全面に、ソース／ドレイン領域エッチングストッパ１１
４を形成する（図３（ｂ））。
【００２９】ここで、ソース／ドレイン領域エッチング
ストッパ１１４の膜厚は膜厚Ｃである。図１（ａ）に示
すワード線エッチングストッパ１０４の膜厚は、図３
（ｂ）に示すエッチングストッパに相当するゲート電極
上敷膜３２の膜厚Ａとソース／ドレイン領域エッチング
ストッパ１１４の膜厚Ｂとの和である。
ストッパ１１４の膜厚は膜厚Ｃである。図１（ａ）に示
すワード線エッチングストッパ１０４の膜厚は、図３
（ｂ）に示すエッチングストッパに相当するゲート電極
上敷膜３２の膜厚Ａとソース／ドレイン領域エッチング
ストッパ１１４の膜厚Ｂとの和である。
【００３０】その後、実施例１と同様にして、第一の層
間絶縁膜６、ビット線５及びビット線エッチングストッ
パ１０５、第二の層間絶縁膜１０、キャパシタ下部電極
７ａ、絶縁膜８、キャパシタ上部電極９ａ及びキャパシ
タ上部電極エッチングストッパ１０９を順次形成し、図
１（ａ）と同様の構造を有する半導体装置が得られる。
間絶縁膜６、ビット線５及びビット線エッチングストッ
パ１０５、第二の層間絶縁膜１０、キャパシタ下部電極
７ａ、絶縁膜８、キャパシタ上部電極９ａ及びキャパシ
タ上部電極エッチングストッパ１０９を順次形成し、図
１（ａ）と同様の構造を有する半導体装置が得られる。
【００３１】図１（ａ）において、ワード線エッチング
ストッパ１０４、ビット線エッチングストッパ１０５、
キャパシタ上部電極エッチングストッパ１０９は、それ
ぞれワード線、ビット線、キャパシタ上部電極の各配線
層をマスクを用いて加工する時に、同一マスクにて形成
される。ソース／ドレイン領域エッチングストッパ１１
４のみが同一マスクで形成されないが、マスクは必要と
しない。
ストッパ１０４、ビット線エッチングストッパ１０５、
キャパシタ上部電極エッチングストッパ１０９は、それ
ぞれワード線、ビット線、キャパシタ上部電極の各配線
層をマスクを用いて加工する時に、同一マスクにて形成
される。ソース／ドレイン領域エッチングストッパ１１
４のみが同一マスクで形成されないが、マスクは必要と
しない。
【００３２】以上のような工程を経ることにより、マス
ク枚数を増加させることなく、上部配線と下部配線の高
品質な接続を得ることができる。
ク枚数を増加させることなく、上部配線と下部配線の高
品質な接続を得ることができる。
【００３３】
【発明の効果】以上のように、請求項１の発明によれ
ば、複数の配線層の上にエッチングストッパ膜を形成し
てそれぞれのエッチングストッパ膜に達するまでコンタ
クトホールをエッチングによって形成するように構成し
たので、エッチングはエッチングストッパ膜によって止
められ配線層のエッチングダメージを防止できる効果が
ある。
ば、複数の配線層の上にエッチングストッパ膜を形成し
てそれぞれのエッチングストッパ膜に達するまでコンタ
クトホールをエッチングによって形成するように構成し
たので、エッチングはエッチングストッパ膜によって止
められ配線層のエッチングダメージを防止できる効果が
ある。
【００３４】請求項２の発明によれば、エッチングスト
ッパ膜の膜厚はその上に形成されるコンタクトホールが
浅いほど厚く構成したので、浅いコンタクトホールほど
必要以上に長くエッチングにさらされるが膜厚が厚いた
め配線層のエッチングダメージをより確実に防止できる
効果がある。
ッパ膜の膜厚はその上に形成されるコンタクトホールが
浅いほど厚く構成したので、浅いコンタクトホールほど
必要以上に長くエッチングにさらされるが膜厚が厚いた
め配線層のエッチングダメージをより確実に防止できる
効果がある。
【００３５】請求項３の発明によれば、エッチングは配
線層上のエッチングストッパ膜までで止まるように構成
したので、配線層がエッチングダメージを受けていない
効果がある。
線層上のエッチングストッパ膜までで止まるように構成
したので、配線層がエッチングダメージを受けていない
効果がある。
【図１】 この発明の実施例１によるコンタクトホール
の形成方法を示す断面図である。
の形成方法を示す断面図である。
【図２】 この発明の実施例２によるエッチングストッ
パの除去方法を示す断面図である。
パの除去方法を示す断面図である。
【図３】 この発明の実施例３によるソース／ドレイン
領域エッチングストッパの形成方法を示す断面図であ
る。
領域エッチングストッパの形成方法を示す断面図であ
る。
【図４】 従来のコンタクトホールの形成方法を示す断
面図である。
面図である。
１ シリコン基板（半導体基板）、４ ワード線（配線
層）、５ ビット線（配線層）、６ 第一の層間絶縁
膜、９ａ キャパシタ上部電極（配線層）、１０第二の
層間絶縁膜、１２ａ〜１２ｄ コンタクトホール、１４
ソース／ドレイン領域（配線層）、１０４ ワード線
エッチングストッパ、１０５ ビット線エッチングスト
ッパ、１０９ キャパシタ上部電極エッチングストッ
パ、１１４ソース／ドレイン領域エッチングストッパ。
層）、５ ビット線（配線層）、６ 第一の層間絶縁
膜、９ａ キャパシタ上部電極（配線層）、１０第二の
層間絶縁膜、１２ａ〜１２ｄ コンタクトホール、１４
ソース／ドレイン領域（配線層）、１０４ ワード線
エッチングストッパ、１０５ ビット線エッチングスト
ッパ、１０９ キャパシタ上部電極エッチングストッ
パ、１１４ソース／ドレイン領域エッチングストッパ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 21/90 Ｂ 7735−4Ｍ 27/10 ６８１ Ａ 7735−4Ｍ ６８１ Ｂ
Claims (3)
- 【請求項１】 複数の配線層と前記複数の配線層の間に
層間絶縁膜を有する半導体基板へのコンタクトホール形
成方法において、前記複数の配線層の上に前記層間絶縁
膜よりエッチング耐性のある複数のエッチングストッパ
膜をそれぞれ形成する工程と、前記層間絶縁膜を通って
前記複数のエッチングストッパ膜に達する深さの異なる
複数のコンタクトホールを同時にエッチングによって形
成する工程と、前記コンタクトホール形成工程後に前記
エッチングストッパ膜を除去する工程とを備えたことを
特徴とするコンタクトホールの形成方法。 - 【請求項２】 前記エッチングストッパ膜の膜厚は前記
エッチングストッパ膜の上に形成される前記コンタクト
ホールの深さが浅いほど厚いことを特徴とする請求項１
記載のコンタクトホールの形成方法。 - 【請求項３】 請求項１記載のコンタクトホールの形成
方法により形成されたコンタクトホールを有する半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009288A JPH08203872A (ja) | 1995-01-24 | 1995-01-24 | コンタクトホールの形成方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009288A JPH08203872A (ja) | 1995-01-24 | 1995-01-24 | コンタクトホールの形成方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203872A true JPH08203872A (ja) | 1996-08-09 |
Family
ID=11716299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7009288A Pending JPH08203872A (ja) | 1995-01-24 | 1995-01-24 | コンタクトホールの形成方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203872A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100231101B1 (ko) * | 1996-10-26 | 1999-11-15 | 윤종용 | 반도체 메모리 장치의 제조방법 |
| US6211059B1 (en) | 1999-10-29 | 2001-04-03 | Nec Corporation | Method of manufacturing semiconductor device having contacts with different depths |
| KR20010037864A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자 제조방법 |
| JP2015138941A (ja) * | 2014-01-24 | 2015-07-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| WO2023108755A1 (zh) * | 2021-12-14 | 2023-06-22 | 广州华星光电半导体显示技术有限公司 | 显示面板及其制备方法与显示装置 |
-
1995
- 1995-01-24 JP JP7009288A patent/JPH08203872A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100231101B1 (ko) * | 1996-10-26 | 1999-11-15 | 윤종용 | 반도체 메모리 장치의 제조방법 |
| KR20010037864A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자 제조방법 |
| US6211059B1 (en) | 1999-10-29 | 2001-04-03 | Nec Corporation | Method of manufacturing semiconductor device having contacts with different depths |
| JP2015138941A (ja) * | 2014-01-24 | 2015-07-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| WO2023108755A1 (zh) * | 2021-12-14 | 2023-06-22 | 广州华星光电半导体显示技术有限公司 | 显示面板及其制备方法与显示装置 |
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