JPH08203872A - コンタクトホールの形成方法及び半導体装置 - Google Patents
コンタクトホールの形成方法及び半導体装置Info
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- JPH08203872A JPH08203872A JP7009288A JP928895A JPH08203872A JP H08203872 A JPH08203872 A JP H08203872A JP 7009288 A JP7009288 A JP 7009288A JP 928895 A JP928895 A JP 928895A JP H08203872 A JPH08203872 A JP H08203872A
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Abstract
(57)【要約】
【目的】 コンタクトホールの底にある配線層のエッチ
ングダメージを防止する深さの異なるコンタクトホール
の形成方法及びそれにより形成されたコンタクトホール
を有する半導体装置を得ること。 【構成】 複数の配線層4,5,14,9aの上に層間
絶縁膜6,10,11よりエッチング耐性のあるエッチ
ングストッパ膜104,105,109,114をそれ
ぞれ形成し、エッチングストッパ膜に達するまでエッチ
ングして深さの異なるコンタクトホール12a〜12d
を同時に開孔し、その後にエッチングストッパ膜を除去
する。エッチングストッパ膜の膜厚はその上に形成され
るコンタクトホールの深さが浅いほど厚く構成される。
ングダメージを防止する深さの異なるコンタクトホール
の形成方法及びそれにより形成されたコンタクトホール
を有する半導体装置を得ること。 【構成】 複数の配線層4,5,14,9aの上に層間
絶縁膜6,10,11よりエッチング耐性のあるエッチ
ングストッパ膜104,105,109,114をそれ
ぞれ形成し、エッチングストッパ膜に達するまでエッチ
ングして深さの異なるコンタクトホール12a〜12d
を同時に開孔し、その後にエッチングストッパ膜を除去
する。エッチングストッパ膜の膜厚はその上に形成され
るコンタクトホールの深さが浅いほど厚く構成される。
Description
【0001】
【産業上の利用分野】この発明は、複数の配線層とその
間に層間絶縁膜を有する半導体基板に微細加工によって
コンタクトホールを形成するコンタクトホールの形成方
法及びそれにより形成されたコンタクトホールを有する
半導体装置に関するものである。
間に層間絶縁膜を有する半導体基板に微細加工によって
コンタクトホールを形成するコンタクトホールの形成方
法及びそれにより形成されたコンタクトホールを有する
半導体装置に関するものである。
【0002】
【従来の技術】図4(a)〜(f)は従来のスタックト
キャパシタ型DRAMのワード線方向の断面図で、半導
体基板上の既に形成されているトランジスタセルの上部
に層間絶縁膜を介して形成されるキャパシタセル及びコ
ンタクトホールの形成方法を示す図である。図におい
て、1は半導体基板であるシリコン基板、2はシリコン
基板1上に形成された素子分離領域、3は素子分離領域
2間に形成されたトランジスタ素子領域、4はメモリセ
ル内ではメモリセルトランジスタのゲート電極としても
利用されるワード線(配線層)、5はワード線4の上方
にありワード線4と直交するビット線(配線層)、6は
ワード線4とビット線5を絶縁する第一の層間絶縁膜、
7はキャパシタ下部電極層、7aはキャパシタ下部電
極、8はキャパシタ絶縁膜、9はキャパシタ上部電極
層、9aはキャパシタ上部電極(配線層)、10はビッ
ト線5とキャパシタ下部電極7aを絶縁する第二の層間
絶縁膜、11は第三の層間絶縁膜、12a,12b,1
2cはコンタクトホール、13a,13b,13cは配
線、50はトランジスタセルとキャパシタセルとが形成
されるメモリセル領域、60はメモリセル領域50に隣
接する周辺回路領域である。第一から第三の層間絶縁膜
6,10,11はシリコン酸化膜などから形成される。
キャパシタ型DRAMのワード線方向の断面図で、半導
体基板上の既に形成されているトランジスタセルの上部
に層間絶縁膜を介して形成されるキャパシタセル及びコ
ンタクトホールの形成方法を示す図である。図におい
て、1は半導体基板であるシリコン基板、2はシリコン
基板1上に形成された素子分離領域、3は素子分離領域
2間に形成されたトランジスタ素子領域、4はメモリセ
ル内ではメモリセルトランジスタのゲート電極としても
利用されるワード線(配線層)、5はワード線4の上方
にありワード線4と直交するビット線(配線層)、6は
ワード線4とビット線5を絶縁する第一の層間絶縁膜、
7はキャパシタ下部電極層、7aはキャパシタ下部電
極、8はキャパシタ絶縁膜、9はキャパシタ上部電極
層、9aはキャパシタ上部電極(配線層)、10はビッ
ト線5とキャパシタ下部電極7aを絶縁する第二の層間
絶縁膜、11は第三の層間絶縁膜、12a,12b,1
2cはコンタクトホール、13a,13b,13cは配
線、50はトランジスタセルとキャパシタセルとが形成
されるメモリセル領域、60はメモリセル領域50に隣
接する周辺回路領域である。第一から第三の層間絶縁膜
6,10,11はシリコン酸化膜などから形成される。
【0003】次に動作について説明する。キャパシタセ
ル及びコンタクトホールの形成方法は以下の通りであ
る。シリコン基板1上にはトランジスタセルが形成さ
れ、その上に第二の層間絶縁膜10がメモリセル領域5
0と周辺回路領域60にわたって形成されている。ま
ず、第二の層間絶縁膜10上の全面にポリシリコンから
なるキャパシタ下部電極層7を形成する(図4
(a))。
ル及びコンタクトホールの形成方法は以下の通りであ
る。シリコン基板1上にはトランジスタセルが形成さ
れ、その上に第二の層間絶縁膜10がメモリセル領域5
0と周辺回路領域60にわたって形成されている。ま
ず、第二の層間絶縁膜10上の全面にポリシリコンから
なるキャパシタ下部電極層7を形成する(図4
(a))。
【0004】次に、キャパシタ下部電極層7の上にレジ
ストパターン(図示せず)を形成し、このレジストパタ
ーンをマスクにしてキャパシタ下部電極層7をエッチン
グして、メモリセル領域50にキャパシタ下部電極7a
を形成する(図4(b))。
ストパターン(図示せず)を形成し、このレジストパタ
ーンをマスクにしてキャパシタ下部電極層7をエッチン
グして、メモリセル領域50にキャパシタ下部電極7a
を形成する(図4(b))。
【0005】さらに、全面に、順次、キャパシタ絶縁膜
8およびキャパシタ上部電極層9を形成する(図4
(c))。キャパシタ絶縁膜8の材料はSix Ny Oz
であり、その比誘電率(約7.5)と必要キャパシタン
スの関係から、キャパシタ絶縁膜8の厚さは40〜20
0オングストロームに設定される。キャパシタ上部電極
層9はキャパシタ下部電極層7と同様、ポリシリコンか
らなり、厚さは500〜50000オングストロームで
ある。
8およびキャパシタ上部電極層9を形成する(図4
(c))。キャパシタ絶縁膜8の材料はSix Ny Oz
であり、その比誘電率(約7.5)と必要キャパシタン
スの関係から、キャパシタ絶縁膜8の厚さは40〜20
0オングストロームに設定される。キャパシタ上部電極
層9はキャパシタ下部電極層7と同様、ポリシリコンか
らなり、厚さは500〜50000オングストロームで
ある。
【0006】キャパシタ上部電極層9にレジストパター
ン(図示せず)を形成し、このレジストパターンをマス
クにしてキャパシタ上部電極層9をエッチングして、周
辺回路領域60のキャパシタ上部電極層9を除去して、
キャパシタ上部電極9aを形成する(図4(d))。こ
の場合、DRAMの微細化、大容量化に伴い上述したよ
うにキャパシタ絶縁膜8は40〜200オングストロー
ムと薄いので、キャパシタ上部電極層9のエッチングの
際にキャパシタ絶縁膜8もエッチングされる。
ン(図示せず)を形成し、このレジストパターンをマス
クにしてキャパシタ上部電極層9をエッチングして、周
辺回路領域60のキャパシタ上部電極層9を除去して、
キャパシタ上部電極9aを形成する(図4(d))。こ
の場合、DRAMの微細化、大容量化に伴い上述したよ
うにキャパシタ絶縁膜8は40〜200オングストロー
ムと薄いので、キャパシタ上部電極層9のエッチングの
際にキャパシタ絶縁膜8もエッチングされる。
【0007】次に、全面にシリコン酸化膜からなる第三
の層間絶縁膜11を形成し、その上に形成したレジスト
パターン(図示せず)をマスクにしてエッチングしてコ
ンタクトホール12a,12b,12cを形成する(図
4(e))。即ち、コンタクトホール12aは第三の層
間絶縁膜11を貫通してキャパシタ上部電極9aに到達
するまでエッチングして形成し、コンタクトホール12
bはさらに第二の層間絶縁膜10を貫通してビット線5
に到達するまでエッチングして形成し、コンタクトホー
ル12cはさらに第一の層間絶縁膜6を貫通してワード
線4に到達するまでエッチングして形成し、他のコンタ
クトホール(図示せず)はさらにシリコン基板1のソー
ス・ドレイン領域(図示せず)に到達するまでエッチン
グをして形成する。このとき、これらのコンタクトホー
ル12a,12b,12cはそれぞれ深さが異なるの
で、一番浅いコンタクトホール12aがキャパシタ上部
電極9aに到達した後も、キャパシタ上部電極9aの表
面はさらに深いコンタクトホール12b,12cなどの
開孔のためにオーバーエッチングにさらされる。コンタ
クトホール12b,12cのビット線5とワード線4の
表面も同様にオーバーエッチングにさらされる。
の層間絶縁膜11を形成し、その上に形成したレジスト
パターン(図示せず)をマスクにしてエッチングしてコ
ンタクトホール12a,12b,12cを形成する(図
4(e))。即ち、コンタクトホール12aは第三の層
間絶縁膜11を貫通してキャパシタ上部電極9aに到達
するまでエッチングして形成し、コンタクトホール12
bはさらに第二の層間絶縁膜10を貫通してビット線5
に到達するまでエッチングして形成し、コンタクトホー
ル12cはさらに第一の層間絶縁膜6を貫通してワード
線4に到達するまでエッチングして形成し、他のコンタ
クトホール(図示せず)はさらにシリコン基板1のソー
ス・ドレイン領域(図示せず)に到達するまでエッチン
グをして形成する。このとき、これらのコンタクトホー
ル12a,12b,12cはそれぞれ深さが異なるの
で、一番浅いコンタクトホール12aがキャパシタ上部
電極9aに到達した後も、キャパシタ上部電極9aの表
面はさらに深いコンタクトホール12b,12cなどの
開孔のためにオーバーエッチングにさらされる。コンタ
クトホール12b,12cのビット線5とワード線4の
表面も同様にオーバーエッチングにさらされる。
【0008】最後に、コンタクトホール12a,12
b,12cを含む第三の層間絶縁膜11上に配線13
a,13b,13cをそれぞれ形成する(図4
(f))。
b,12cを含む第三の層間絶縁膜11上に配線13
a,13b,13cをそれぞれ形成する(図4
(f))。
【0009】
【発明が解決しようとする課題】従来のコンタクトホー
ルの形成方法及び半導体装置は以上のように構成されて
いるので、深さが異なるコンタクトホール12a,12
b,12cをエッチングによって開孔するとき、深さが
より浅いコンタクトホール12a,12b,12cは深
さがより深いコンタクトホール12b,12cの開孔の
ために浅いコンタクトホール12a,12b,12cの
底にあるキャパシタ上部電極9a、ビット線5、ワード
線4がオーバーエッチングにさらされるなどの問題点が
あった。
ルの形成方法及び半導体装置は以上のように構成されて
いるので、深さが異なるコンタクトホール12a,12
b,12cをエッチングによって開孔するとき、深さが
より浅いコンタクトホール12a,12b,12cは深
さがより深いコンタクトホール12b,12cの開孔の
ために浅いコンタクトホール12a,12b,12cの
底にあるキャパシタ上部電極9a、ビット線5、ワード
線4がオーバーエッチングにさらされるなどの問題点が
あった。
【0010】この発明は上記のような問題点を解消する
ためになされたもので、深さが異なるコンタクトホール
をエッチングによって開孔するとき、コンタクトホール
の底にある配線層のエッチングダメージを防止するコン
タクトホールの形成方法及びそれにより形成されたコン
タクトホールを有する半導体装置を得ることを目的とす
る。
ためになされたもので、深さが異なるコンタクトホール
をエッチングによって開孔するとき、コンタクトホール
の底にある配線層のエッチングダメージを防止するコン
タクトホールの形成方法及びそれにより形成されたコン
タクトホールを有する半導体装置を得ることを目的とす
る。
【0011】
【課題を解決するための手段】請求項1の発明に係るコ
ンタクトホールの形成方法は、複数の配線層の上に層間
絶縁膜よりエッチング耐性のあるエッチングストッパ膜
をそれぞれ形成して、それぞれのエッチングストッパ膜
に達するまでエッチングによって深さの異なる複数のコ
ンタクトホールを形成した後、エッチングストッパ膜を
除去するものである。
ンタクトホールの形成方法は、複数の配線層の上に層間
絶縁膜よりエッチング耐性のあるエッチングストッパ膜
をそれぞれ形成して、それぞれのエッチングストッパ膜
に達するまでエッチングによって深さの異なる複数のコ
ンタクトホールを形成した後、エッチングストッパ膜を
除去するものである。
【0012】請求項2の発明に係るコンタクトホールの
形成方法は、エッチングストッパ膜の膜厚をその上に形
成されるコンタクトホールが浅いほど厚くしたものであ
る。
形成方法は、エッチングストッパ膜の膜厚をその上に形
成されるコンタクトホールが浅いほど厚くしたものであ
る。
【0013】請求項3の発明に係る半導体装置は、請求
項1記載のコンタクトホールの形成方法により形成され
たコンタクトホールを有するものである。
項1記載のコンタクトホールの形成方法により形成され
たコンタクトホールを有するものである。
【0014】
【作用】請求項1の発明におけるコンタクトホールの形
成方法は、エッチングによって深さの異なる複数のコン
タクトホールを形成するとき、エッチングは配線層の上
に形成されたエッチングストッパ膜まで達するとそこで
止まり、配線層をオーバーエッチングしない。
成方法は、エッチングによって深さの異なる複数のコン
タクトホールを形成するとき、エッチングは配線層の上
に形成されたエッチングストッパ膜まで達するとそこで
止まり、配線層をオーバーエッチングしない。
【0015】請求項2の発明におけるコンタクトホール
の形成方法は、浅いコンタクトホールに対応するエッチ
ングストッパ膜ほど必要以上に長くエッチングにさらさ
れるが、膜厚が厚いので配線層をオーバーエッチングし
ない。
の形成方法は、浅いコンタクトホールに対応するエッチ
ングストッパ膜ほど必要以上に長くエッチングにさらさ
れるが、膜厚が厚いので配線層をオーバーエッチングし
ない。
【0016】請求項3の発明における半導体装置は、エ
ッチングは配線層上のエッチングストッパ膜までで止ま
り配線層はオーバーエッチングされない。
ッチングは配線層上のエッチングストッパ膜までで止ま
り配線層はオーバーエッチングされない。
【0017】
実施例1.以下、この発明の一実施例を図について説明
する。図1(a)〜(f)はこの発明の実施例1による
スタックトキャパシタ型DRAMのワード線方向の断面
図で、トランジスタセルやキャパシタセルが形成されて
いる半導体基板におけるコンタクトホールの形成方法を
示す図である。従来技術である図4(a)〜(f)に示
した相当部分には同一符号を付しその説明を省略する。
図において、12a〜12dはコンタクトホール、13
は導電体膜、13a〜13dは配線、14は周辺回路領
域60にあるトランジスタのソース/ドレイン領域(配
線層)、15はレジスト、104はワード線4上に形成
されたワード線エッチングストッパ、105はビット線
5上に形成されたビット線エッチングストッパ、109
はキャパシタ上部電極9a上に形成されたキャパシタ上
部電極エッチングストッパ、114はソース/ドレイン
領域14上に形成されたソース/ドレイン領域エッチン
グストッパ、150a〜150dはエッチングストッパ
除去部である。ビット線5、キャパシタ下部電極7aは
それぞれメモリセルトランジスタのソース/ドレイン領
域14とコンタクトホール(図示せず)を介して電気的
に接続されている。
する。図1(a)〜(f)はこの発明の実施例1による
スタックトキャパシタ型DRAMのワード線方向の断面
図で、トランジスタセルやキャパシタセルが形成されて
いる半導体基板におけるコンタクトホールの形成方法を
示す図である。従来技術である図4(a)〜(f)に示
した相当部分には同一符号を付しその説明を省略する。
図において、12a〜12dはコンタクトホール、13
は導電体膜、13a〜13dは配線、14は周辺回路領
域60にあるトランジスタのソース/ドレイン領域(配
線層)、15はレジスト、104はワード線4上に形成
されたワード線エッチングストッパ、105はビット線
5上に形成されたビット線エッチングストッパ、109
はキャパシタ上部電極9a上に形成されたキャパシタ上
部電極エッチングストッパ、114はソース/ドレイン
領域14上に形成されたソース/ドレイン領域エッチン
グストッパ、150a〜150dはエッチングストッパ
除去部である。ビット線5、キャパシタ下部電極7aは
それぞれメモリセルトランジスタのソース/ドレイン領
域14とコンタクトホール(図示せず)を介して電気的
に接続されている。
【0018】ソース/ドレイン領域エッチングストッパ
114、ワード線エッチングストッパ104、ビット線
エッチングストッパ105、キャパシタ上部電極エッチ
ングストッパ109は上層のエッチングストッパ程その
膜厚が厚くなっている。即ち、ソース/ドレイン領域エ
ッチングストッパ114は最も膜厚が薄く、ワード線エ
ッチングストッパ104、ビット線エッチングストッパ
105と膜厚が厚くなり、キャパシタ上部電極エッチン
グストッパ109は最も膜厚が厚い。
114、ワード線エッチングストッパ104、ビット線
エッチングストッパ105、キャパシタ上部電極エッチ
ングストッパ109は上層のエッチングストッパ程その
膜厚が厚くなっている。即ち、ソース/ドレイン領域エ
ッチングストッパ114は最も膜厚が薄く、ワード線エ
ッチングストッパ104、ビット線エッチングストッパ
105と膜厚が厚くなり、キャパシタ上部電極エッチン
グストッパ109は最も膜厚が厚い。
【0019】次に動作について説明する。トランジスタ
セルやキャパシタセルが形成され、ソース/ドレイン領
域14、ワード線4、ビット線5、キャパシタ上部電極
9aの上にはそれぞれソース/ドレイン領域エッチング
ストッパ114、ワード線エッチングストッパ104、
ビット線エッチングストッパ105、キャパシタ上部電
極エッチングストッパ109が形成されている半導体基
板(図1(a))の全面に第三の層間絶縁膜11を形成
し、写真製版を行う(図1(b))。
セルやキャパシタセルが形成され、ソース/ドレイン領
域14、ワード線4、ビット線5、キャパシタ上部電極
9aの上にはそれぞれソース/ドレイン領域エッチング
ストッパ114、ワード線エッチングストッパ104、
ビット線エッチングストッパ105、キャパシタ上部電
極エッチングストッパ109が形成されている半導体基
板(図1(a))の全面に第三の層間絶縁膜11を形成
し、写真製版を行う(図1(b))。
【0020】レジスト15をマスクとしてエッチングし
て層間絶縁膜11に開孔する。開孔が第三の層間絶縁膜
11を貫通してキャパシタ上部電極エッチングストッパ
109まで到達してコンタクトホール12aが形成さ
れ、さらにエッチングを進め第二の層間絶縁膜10を貫
通してビット線エッチングストッパ105まで到達して
コンタクトホール12bが形成され、さらに層間絶縁膜
6を貫通してワード線エッチングストッパ104まで到
達してコンタクトホール12cが形成され、さらにソー
ス/ドレイン領域エッチングストッパ114まで到達し
てコンタクトホール12dが形成される(図1
(c))。このとき、キャパシタ上部電極エッチングス
トッパ109はその表面まで開孔されコンタクトホール
12aが形成された後も、開孔がソース/ドレイン領域
エッチングストッパ114まで到達してコンタクトホー
ル12dが形成されるまで、オーバーエッチングにさら
されるので、キャパシタ上部電極エッチングストッパ1
09の膜厚が最も厚い。同様の理由により、ビット線エ
ッチングストッパ105はワード線エッチングストッパ
104より膜厚が厚く、ワード線エッチングストッパ1
04はソース/ドレイン領域エッチングストッパ114
より膜厚が厚い。このようなエッチングストッパ11
4,104,105,109によってソース/ドレイン
領域14、ワード線4、ビット線5、キャパシタ上部電
極9aの表面がオーバーエッチングしない。
て層間絶縁膜11に開孔する。開孔が第三の層間絶縁膜
11を貫通してキャパシタ上部電極エッチングストッパ
109まで到達してコンタクトホール12aが形成さ
れ、さらにエッチングを進め第二の層間絶縁膜10を貫
通してビット線エッチングストッパ105まで到達して
コンタクトホール12bが形成され、さらに層間絶縁膜
6を貫通してワード線エッチングストッパ104まで到
達してコンタクトホール12cが形成され、さらにソー
ス/ドレイン領域エッチングストッパ114まで到達し
てコンタクトホール12dが形成される(図1
(c))。このとき、キャパシタ上部電極エッチングス
トッパ109はその表面まで開孔されコンタクトホール
12aが形成された後も、開孔がソース/ドレイン領域
エッチングストッパ114まで到達してコンタクトホー
ル12dが形成されるまで、オーバーエッチングにさら
されるので、キャパシタ上部電極エッチングストッパ1
09の膜厚が最も厚い。同様の理由により、ビット線エ
ッチングストッパ105はワード線エッチングストッパ
104より膜厚が厚く、ワード線エッチングストッパ1
04はソース/ドレイン領域エッチングストッパ114
より膜厚が厚い。このようなエッチングストッパ11
4,104,105,109によってソース/ドレイン
領域14、ワード線4、ビット線5、キャパシタ上部電
極9aの表面がオーバーエッチングしない。
【0021】レジスト15もしくは第一から第三の層間
絶縁膜6,10,11をマスクとしてドライエッチング
やスパッタなどによってエッチングストッパ109,1
05,104,114を除去し、それぞれエッチングス
トッパ除去部150a,150b,150c,150d
が形成される。その結果、エッチングストッパ下部のキ
ャパシタ上部電極9a、ビット線5、ワード線4、ソー
ス/ドレイン領域14が露出する(図1(d))。この
エッチングストッパ除去の工程において、エッチングス
トッパの膜厚にばらつきがあると、その膜厚差によって
オーバーエッチングにさらされる可能性があるので、コ
ンタクトホール12a,12b,12c,12dが開孔
したとき残ったエッチングストッパの膜厚は等しいこと
が望ましい。
絶縁膜6,10,11をマスクとしてドライエッチング
やスパッタなどによってエッチングストッパ109,1
05,104,114を除去し、それぞれエッチングス
トッパ除去部150a,150b,150c,150d
が形成される。その結果、エッチングストッパ下部のキ
ャパシタ上部電極9a、ビット線5、ワード線4、ソー
ス/ドレイン領域14が露出する(図1(d))。この
エッチングストッパ除去の工程において、エッチングス
トッパの膜厚にばらつきがあると、その膜厚差によって
オーバーエッチングにさらされる可能性があるので、コ
ンタクトホール12a,12b,12c,12dが開孔
したとき残ったエッチングストッパの膜厚は等しいこと
が望ましい。
【0022】上部配線となる導電体膜13を全面に形成
し(図1(e))、レジストをマスクとして加工して配
線13a,13d,13c,13dを形成する(図1
(f))。
し(図1(e))、レジストをマスクとして加工して配
線13a,13d,13c,13dを形成する(図1
(f))。
【0023】以上のような工程を経ることにより、上部
配線と下部配線の高品質な接続を得ることができる。
配線と下部配線の高品質な接続を得ることができる。
【0024】実施例2.図2はこの発明の実施例2によ
るエッチングストッパの除去方法を示す断面図であり、
実施例1の図1に示した相当部分には同一符号を付しそ
の説明を省略する。
るエッチングストッパの除去方法を示す断面図であり、
実施例1の図1に示した相当部分には同一符号を付しそ
の説明を省略する。
【0025】図において、エッチングストッパ114,
104,105,109はウエットエッチングで除去す
る。ウエットエッチングによるため、図1(b)に示す
レジスト15は不要である。また、ウエットエッチング
で除去するため、ソース/ドレイン領域14、ワード線
4、ビット線5、キャパシタ上部電極9aへのプラズマ
ダメージがない。従って、コンタクトホール12a,1
2b,12c,12d開孔後にエッチングストッパ11
4,104,105,109を除くとき、オーバーエッ
チングを防ぐために、これらのエッチングストッパの膜
厚が等しくなるようにケアする必要がない。
104,105,109はウエットエッチングで除去す
る。ウエットエッチングによるため、図1(b)に示す
レジスト15は不要である。また、ウエットエッチング
で除去するため、ソース/ドレイン領域14、ワード線
4、ビット線5、キャパシタ上部電極9aへのプラズマ
ダメージがない。従って、コンタクトホール12a,1
2b,12c,12d開孔後にエッチングストッパ11
4,104,105,109を除くとき、オーバーエッ
チングを防ぐために、これらのエッチングストッパの膜
厚が等しくなるようにケアする必要がない。
【0026】以上のような工程を経ることにより、上部
配線と下部配線の高品質な接続を得ることができる。
配線と下部配線の高品質な接続を得ることができる。
【0027】実施例3.図3(a),(b)はこの発明
の実施例3によるドランジスタのビット線方向の断面図
であり、ソース/ドレイン領域エッチングストッパの形
成方法を示す図である。実施例1の図1に示した相当部
分には同一符号を付しその説明を省略する。図におい
て、31はゲート酸化膜、32はゲート電極であるワー
ド線4上に形成されるゲート電極上敷膜、33はサイド
ウォールである。ゲート電極上敷膜32はエッチングス
トッパと同質の被エッチング特性を持つ膜である。
の実施例3によるドランジスタのビット線方向の断面図
であり、ソース/ドレイン領域エッチングストッパの形
成方法を示す図である。実施例1の図1に示した相当部
分には同一符号を付しその説明を省略する。図におい
て、31はゲート酸化膜、32はゲート電極であるワー
ド線4上に形成されるゲート電極上敷膜、33はサイド
ウォールである。ゲート電極上敷膜32はエッチングス
トッパと同質の被エッチング特性を持つ膜である。
【0028】図3(a)に示されるトランジスタの上の
全面に、ソース/ドレイン領域エッチングストッパ11
4を形成する(図3(b))。
全面に、ソース/ドレイン領域エッチングストッパ11
4を形成する(図3(b))。
【0029】ここで、ソース/ドレイン領域エッチング
ストッパ114の膜厚は膜厚Cである。図1(a)に示
すワード線エッチングストッパ104の膜厚は、図3
(b)に示すエッチングストッパに相当するゲート電極
上敷膜32の膜厚Aとソース/ドレイン領域エッチング
ストッパ114の膜厚Bとの和である。
ストッパ114の膜厚は膜厚Cである。図1(a)に示
すワード線エッチングストッパ104の膜厚は、図3
(b)に示すエッチングストッパに相当するゲート電極
上敷膜32の膜厚Aとソース/ドレイン領域エッチング
ストッパ114の膜厚Bとの和である。
【0030】その後、実施例1と同様にして、第一の層
間絶縁膜6、ビット線5及びビット線エッチングストッ
パ105、第二の層間絶縁膜10、キャパシタ下部電極
7a、絶縁膜8、キャパシタ上部電極9a及びキャパシ
タ上部電極エッチングストッパ109を順次形成し、図
1(a)と同様の構造を有する半導体装置が得られる。
間絶縁膜6、ビット線5及びビット線エッチングストッ
パ105、第二の層間絶縁膜10、キャパシタ下部電極
7a、絶縁膜8、キャパシタ上部電極9a及びキャパシ
タ上部電極エッチングストッパ109を順次形成し、図
1(a)と同様の構造を有する半導体装置が得られる。
【0031】図1(a)において、ワード線エッチング
ストッパ104、ビット線エッチングストッパ105、
キャパシタ上部電極エッチングストッパ109は、それ
ぞれワード線、ビット線、キャパシタ上部電極の各配線
層をマスクを用いて加工する時に、同一マスクにて形成
される。ソース/ドレイン領域エッチングストッパ11
4のみが同一マスクで形成されないが、マスクは必要と
しない。
ストッパ104、ビット線エッチングストッパ105、
キャパシタ上部電極エッチングストッパ109は、それ
ぞれワード線、ビット線、キャパシタ上部電極の各配線
層をマスクを用いて加工する時に、同一マスクにて形成
される。ソース/ドレイン領域エッチングストッパ11
4のみが同一マスクで形成されないが、マスクは必要と
しない。
【0032】以上のような工程を経ることにより、マス
ク枚数を増加させることなく、上部配線と下部配線の高
品質な接続を得ることができる。
ク枚数を増加させることなく、上部配線と下部配線の高
品質な接続を得ることができる。
【0033】
【発明の効果】以上のように、請求項1の発明によれ
ば、複数の配線層の上にエッチングストッパ膜を形成し
てそれぞれのエッチングストッパ膜に達するまでコンタ
クトホールをエッチングによって形成するように構成し
たので、エッチングはエッチングストッパ膜によって止
められ配線層のエッチングダメージを防止できる効果が
ある。
ば、複数の配線層の上にエッチングストッパ膜を形成し
てそれぞれのエッチングストッパ膜に達するまでコンタ
クトホールをエッチングによって形成するように構成し
たので、エッチングはエッチングストッパ膜によって止
められ配線層のエッチングダメージを防止できる効果が
ある。
【0034】請求項2の発明によれば、エッチングスト
ッパ膜の膜厚はその上に形成されるコンタクトホールが
浅いほど厚く構成したので、浅いコンタクトホールほど
必要以上に長くエッチングにさらされるが膜厚が厚いた
め配線層のエッチングダメージをより確実に防止できる
効果がある。
ッパ膜の膜厚はその上に形成されるコンタクトホールが
浅いほど厚く構成したので、浅いコンタクトホールほど
必要以上に長くエッチングにさらされるが膜厚が厚いた
め配線層のエッチングダメージをより確実に防止できる
効果がある。
【0035】請求項3の発明によれば、エッチングは配
線層上のエッチングストッパ膜までで止まるように構成
したので、配線層がエッチングダメージを受けていない
効果がある。
線層上のエッチングストッパ膜までで止まるように構成
したので、配線層がエッチングダメージを受けていない
効果がある。
【図1】 この発明の実施例1によるコンタクトホール
の形成方法を示す断面図である。
の形成方法を示す断面図である。
【図2】 この発明の実施例2によるエッチングストッ
パの除去方法を示す断面図である。
パの除去方法を示す断面図である。
【図3】 この発明の実施例3によるソース/ドレイン
領域エッチングストッパの形成方法を示す断面図であ
る。
領域エッチングストッパの形成方法を示す断面図であ
る。
【図4】 従来のコンタクトホールの形成方法を示す断
面図である。
面図である。
1 シリコン基板(半導体基板)、4 ワード線(配線
層)、5 ビット線(配線層)、6 第一の層間絶縁
膜、9a キャパシタ上部電極(配線層)、10第二の
層間絶縁膜、12a〜12d コンタクトホール、14
ソース/ドレイン領域(配線層)、104 ワード線
エッチングストッパ、105 ビット線エッチングスト
ッパ、109 キャパシタ上部電極エッチングストッ
パ、114ソース/ドレイン領域エッチングストッパ。
層)、5 ビット線(配線層)、6 第一の層間絶縁
膜、9a キャパシタ上部電極(配線層)、10第二の
層間絶縁膜、12a〜12d コンタクトホール、14
ソース/ドレイン領域(配線層)、104 ワード線
エッチングストッパ、105 ビット線エッチングスト
ッパ、109 キャパシタ上部電極エッチングストッ
パ、114ソース/ドレイン領域エッチングストッパ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8242 H01L 21/90 B 7735−4M 27/10 681 A 7735−4M 681 B
Claims (3)
- 【請求項1】 複数の配線層と前記複数の配線層の間に
層間絶縁膜を有する半導体基板へのコンタクトホール形
成方法において、前記複数の配線層の上に前記層間絶縁
膜よりエッチング耐性のある複数のエッチングストッパ
膜をそれぞれ形成する工程と、前記層間絶縁膜を通って
前記複数のエッチングストッパ膜に達する深さの異なる
複数のコンタクトホールを同時にエッチングによって形
成する工程と、前記コンタクトホール形成工程後に前記
エッチングストッパ膜を除去する工程とを備えたことを
特徴とするコンタクトホールの形成方法。 - 【請求項2】 前記エッチングストッパ膜の膜厚は前記
エッチングストッパ膜の上に形成される前記コンタクト
ホールの深さが浅いほど厚いことを特徴とする請求項1
記載のコンタクトホールの形成方法。 - 【請求項3】 請求項1記載のコンタクトホールの形成
方法により形成されたコンタクトホールを有する半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7009288A JPH08203872A (ja) | 1995-01-24 | 1995-01-24 | コンタクトホールの形成方法及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7009288A JPH08203872A (ja) | 1995-01-24 | 1995-01-24 | コンタクトホールの形成方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08203872A true JPH08203872A (ja) | 1996-08-09 |
Family
ID=11716299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7009288A Pending JPH08203872A (ja) | 1995-01-24 | 1995-01-24 | コンタクトホールの形成方法及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08203872A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100231101B1 (ko) * | 1996-10-26 | 1999-11-15 | 윤종용 | 반도체 메모리 장치의 제조방법 |
US6211059B1 (en) | 1999-10-29 | 2001-04-03 | Nec Corporation | Method of manufacturing semiconductor device having contacts with different depths |
KR20010037864A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자 제조방법 |
JP2015138941A (ja) * | 2014-01-24 | 2015-07-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
WO2023108755A1 (zh) * | 2021-12-14 | 2023-06-22 | 广州华星光电半导体显示技术有限公司 | 显示面板及其制备方法与显示装置 |
-
1995
- 1995-01-24 JP JP7009288A patent/JPH08203872A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100231101B1 (ko) * | 1996-10-26 | 1999-11-15 | 윤종용 | 반도체 메모리 장치의 제조방법 |
KR20010037864A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자 제조방법 |
US6211059B1 (en) | 1999-10-29 | 2001-04-03 | Nec Corporation | Method of manufacturing semiconductor device having contacts with different depths |
JP2015138941A (ja) * | 2014-01-24 | 2015-07-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
WO2023108755A1 (zh) * | 2021-12-14 | 2023-06-22 | 广州华星光电半导体显示技术有限公司 | 显示面板及其制备方法与显示装置 |
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