KR100206026B1 - 반도체 집적회로장치 - Google Patents

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KR100206026B1
KR100206026B1 KR1019950002216A KR19950002216A KR100206026B1 KR 100206026 B1 KR100206026 B1 KR 100206026B1 KR 1019950002216 A KR1019950002216 A KR 1019950002216A KR 19950002216 A KR19950002216 A KR 19950002216A KR 100206026 B1 KR100206026 B1 KR 100206026B1
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시게쓰구 무리마쓰
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모기 준이치
신꼬오 덴키 고오교오 가부시키가이샤
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Abstract

내용없음.

Description

반도체 집적회로장치
제1도는 제1실시예의 구조도.
제2도는 제1실시예의 제조 공정도.
제3도는 제1실시예의 투시 평면도.
제4도는 제2실시예의 구조도.
제5도는 제3실시예의 투시 평면도.
제6도는 제4실시예의 구조도.
* 도면의 주요부분에 대한 부호의 설명
1, 20, 30 : 베이스 필름 2~5, 21~24, 31, 32 : 배선패턴
6, 25, 33 : 반도체 칩 6a, 33a : 전극단자
7, 26, 34 : 보호 필름 30a : 비아
본 발명은 반도체 집적회로장치에 관한 것으로, 특히 베어칩 상태에서의 칩의 동작 테스트의 용이화를 의도한 반도체 집적회로장치에 관한 것이다.
일반적으로 베어칩, 즉 웨이퍼로부터 잘라낸 상태의 반도체칩은 플라스틱이나 세라믹 등으로 항구적으로 패키징된 후에, 초기 검사의 스크리닝 테스트(screening test,결함품을 선별하는 시험)를 거쳐, 테스트에 합격한 것(품질 보증된 것)만이 출하되고 있지만, 근년 멀티칩 모듈(이하 'MCM'이라 함)의 급속한 시장 확대에 따라, 반도체 칩 상태에서의 품질 보증도 요구되기에 이르렀다.
여기서 MDM이란, 복수개의 IC나 LSI의 반도체 칩을 고밀도 배선기판상에 직접 탑재함으로써 패키지간의 신호전달 지체를 없애 칩이 갖는 특성을 최대한으로 이끌어 내고자 하는 실장기술로서, 실리콘의 특성 개선이라고 하는 기존 기술에 의한 시스템 성능 향상의 한계를 타파할 수 있는 장래성이 있는 기술이다.
반도체 칩 상태에서의 종래의 테스트는, 반도체 칩의 전극단자에 검사용의 프로브를 접촉시켜 행하거나, 또는 반도체 칩을 반도체 패키지에 탑재하고 나서 행하였다.
그런데, 상술한 바와 같이 복수의 반도체 칩을 1개의 기판에 탑재하는 MCM에 있어서는, 개개의 칩이 좋고 나쁨이 완성품의 수율에 직접적으로 영향을 주기 때문에, 반도체 칩 상태에서의 품질 보증이 요구되고, 반도체 칩용의 전용 소켓(테스트 시에만 사용되는 일시적인 소켓)을 사용한 시험이 행해지지만, 반도체 칩의 전극단자 크기나 전극단자의 간격이 대단이 미소하기 때문에, 전용 소켓의 단자 크기나 단자 간격을 반도체 칩의 전극단자 크기가 전극단자의 간격에 정확히 일치시키는 것이 곤란하고, 전용소켓의 개발 비용이 높아진다고 하는 문제점이 있다.
또한 반도체 칩 상태로 스크리닝 테스트를 할 때에는, 반송작업이나 곤포 작업시에 정전 데미지 등의 외부 장해를 받기 쉽고, 품질 보증에 대한 신뢰성이 손상된다고 하는 문제점이 있다.
따라서 본 발명은, 반도체 칩의 전극단자와의 접촉을 용이하게 할 수 있고, 또한 반송 작업이나 곤포 작업시 반도체 칩으로의 외적인 장해를 받지 않아 품질 보증의 신뢰성 향상을 도모할 수 있는 동시에, 용이하게 반도체 칩을 떼어낼 수 있는 신규한 반도체 집적회로장치의 제공을 목적으로 한다.
청구항 1 기재의 발명은, 절연성을 갖는 재료로 된 베이스 필름과; 상기 베이스 필름상에 형성된 원하는 형상의 배선패턴과; 상기 베이스 필름상에 재치되고, 상기 배선패턴의 일단측에 전극단자를 맞닿게 한 반도체 칩과; 상기 반도체 칩과 상기 배선패턴의 일단측을 덮어 상기 베이스 필름상에 접착된 절연성 및 유연성을 갖는 보호 필름을 구비하며, 상기 반도체 칩은 상기 베이스 필름과 상기 보호 필름에 끼워짐으로써 상기 배선패턴의 일단과 맞닿게 되며, 상기 배선패턴의 타단은 상기 베이스 필름상에서 상기 보호 필름보다 노출되어 있는 것을 특징으로 한다.
청구항 2 기재의 발명은, 절연성을 갖는 재료로 된 베이스 필름과; 상기 베이스 필름의 반도체 칩 재치면과는 반대측 면에 형성되고, 그 일단측을 상기 베이스 필름의 표리를 관통하여 상기 반도체 칩 재치면에 노출시킨 원하는 형상의 배선패턴과; 상기 베이스 필름상에 재치되고, 상기 배선패턴의 일단측에 전극단자를 맞닿게 한 반도체 칩과; 적어도 상기 반도체 칩의 전체를 덮어 상기 베이스 필름상에 접착된 절연성 및 유연성을 갖는 보호 필름을 구비한 것을 특징으로 한다.
청구항 3 및 청구항 5 기재의 발명은, 청구항 1 및 청구항 2 기재의 발명에 있어서, 상기 반도체 칩을 상기 보호 필름과 상기 베이스 필름으로 진공상태에서 피복한 것을 특징으로 한다.
청구항 4 및 청구항 6 기재의 발명은, 청구항 1 및 청구항 2 기재의 발명에 있어서, 상기 반도체 칩 주위의 상기 보호 필름과 상기 베이스 필름을 접착제 또는 열압착에 의하여 접착한 것을 특징으로 한다.
청구항 1 기재의 발명에서는, 베이스 필름과 보호 필름에 의해서 반도체 칩이 완전히 덮여져, 반송 작업이나 곤포 작업시에 생기는 정전 데미지 등의 외적 장해로부터 반도체 칩을 보호할 수 있다. 또한, 스크리닝 테스트용의 전용 소켓의 단자 크기나 단자 간격은 배선패턴의 타단측의 패턴 폭이나 패턴 간격에 일치시키면 좋고, 이러한 패턴 폭이나 패턴 간격은 자유롭게 설계할 수 있으므로, 전용 소켓의 개발 비용을 저감할 수 있다.
청구항 2 기재의 발명에서는, 청구항 1 기재 발명의 상기 작용에 더하여, 배선 패턴의 베이스 필름의 이면(보호 필름의 접착면과는 반대측면)에 형성되기 때문에, 스크리닝 테스트용의 전용 소켓의 단자와 접촉시키는 배선패턴의 노출 처리, 즉 배선패턴을 보호 필름으로부터 노출시키기 위한 보호 필름의 부분적인 박리작업이 불필요하며, 비용의 저감을 도모할 수 있다.
청구항 3 및 청구항 5 기재의 발명에서는, 클로(claw) 등에 의해서 베이스 필름과 보호 필름 사이에 틈을 만드는 것 만으로도 양자가 간단히 박리되어, 반도체 칩의 취출작업이 용이하게 된다.
청구항 4 및 청구항 6 기재의 발명에서는, 접착제 또는 열압착에 의해서 보호 필름과 베이스 필름 사이가 접착되어 양 필름간의 접착상태가 장기간에 걸쳐 유지된다. 따라서, 외기 등의 영향을 받는 일 없이 반도체 칩의 안정적인 장기 보존이 가능하게 된다.
[실시예]
이하, 본 발명의 실시예를 도면에 따라서 설명하겠다.
[제1실시예]
제1도 내지 제3도는 본 발명에 관한 반도체 집적회로장치의 제1실시예를 도시하는 도면이다. 우선, 본 실시예의 구조를 설명하겠다. 제1도에 있어서, 1은 베이스 필름이고, 상기 베이스 필름(1)으로는, 예를 들어, 폴리에스테르계나 폴리프로필렌계 또는 폴리이미드계의 절연성을 갖는 재료가 사용된다.
베이스 필름(1) 위에는, 예를 들어, 동박을 에칭 또는 도전 페이스트(Au계,Ag계,Cu계,Ni계 또는 Solder계 등) 혹은 도금이나 증착 스파터법 등에 의해서 배선패턴(2~5)이 형성되어 있고, 그 패턴 형상은, 부호 2의 배선패턴으로 대표적으로 나타낸 바와 같이, 일단측(2a)의 패턴 폭이나 패턴 간격이 반도체 칩(6)의 전극단자(6a)의 크기나 전극단자(6a)의 간격에 일치하도록 설계되어 있고, 또한 타단측(2b)의 패턴 폭이나 패턴 간격이 가능한 한 커지도록 설계되어 있고, 또 도시를 생략한 스크리닝 테스트용의 전용 소켓의 단자 크기나 단자 간격에 일치하도록 설계되어 있다.
7은 반도체 칩(6)의 전체 및 배선패턴(2~5)의 일단측의 일부를 덮어(환언하면, 배선패턴(2~5)의 타단측을 노출시킴) 베이스 필름(1) 상에 접착한 보호 필름이고, 이 보호 필름(7)으로는, 예를 들어, 폴리에스테르계나 폴리프로필렌계 또는 PET(폴리에틸렌테레프탈레이트) 등의 절연성과 유연성을 갖는 재료가 사용된다.
다음에, 본 실시예의 제조공정을 설명하겠다. 제2도에 있어서 우선, 동 도면 (a)에 나타낸 바와 같이, 드럼에 권회된 테이프상의 베이스 필름(1)(단, 배선패턴을 소정 간격마다 형성한 것임)을 소정 위치까지 풀어내어, 반도체 칩(6)의 전극단자(제1도의 부호 6a 참조)가 형성되어 있는 면과 베이스 필름(1)의 배선패턴(2~5)이 형성되어 있는 면을 마주보게 하고, 반도체 칩(6)의 전극단자와 배선패턴(2~5)의 일단측을 위치맞춤하여 베이스 필름(1) 상에 재치한다.
다음에 동 도면 (b)도에 나타낸 바와 같이, 드럼에 권회된 테이프상의 보호 필름(7)을 소량 풀어내어, 베이스 필름(1)의 반도체 칩 재치면에 이르게 한 후, 진공흡착에 의해서 재치면상에 접착한다. 여기서, 보호 필름(7)에는 미리 소정 간격마다 미싱눈(7a)이 넣어져 있고, 이 미싱눈(7a)의 안쪽 범위가 최종적인 보호 필름(7)의 크기가 된다. 또 진공흡착은, 베이스 필름(1)과 보호 필름(7) 사이의 공기를 노즐로 빨아내는 것도 가능하지만, 작업 전체를 진공챔버 안에서 행하는 쪽이 간단하므로 바람직하다.
베이스 필름(1)과 보호 필름(7)의 접착 공정을 완료하면, 다음에 동 도면 (c)도에 나타낸 바와 같이, 베이스 필름(1)과 보호 필름(7)을 소정 간격마다 분리하여, 최후로 동 도면 (d)도에 나타낸 바와 같이 보호 필름(7)의 미싱눈(7a)에 따라서 보호 필름(7)의 불필요한 부분(7b)을 제거함으로써, 제1도의 구조가 완성된다.
이러한 구조의 반도체 집적회로장치에 의하면, 제3도에 나타낸 바와 같이, 베이스 필름(1)과 보호 필름(7)(정확하게는 미싱눈(7a)의 안쪽 보호 필름(7) 사이에 반도체 칩(6)이 끼워지고, 외기를 차단하면서 반도체 칩(6) 전체가 완전히 덮여지기 때문에, 예를 들어, 스크리닝 테스트나 반송 작업 또는 곤포 작업시에, 반도체 칩(6)에 대하여 정전 데미지 등의 외적장해를 받는 일은 없다.
또, 배선패턴(2~5)의 타단측의 패턴 폭이나 패턴 간격을 자유롭게 설계할 수 있기 때문에, 이들의 설계치를 적정화함으로써, 스크리닝 테스트용의 전용 소켓의 공용화가 가능하게 된다. 또 배선패턴(2~5)의 타단측의 설계를 반도체 칩의 품종에 관계없이 공통으로 하면, 1종류의 전용 소켓으로 다품종의 반도체 칩에 대응할 수 있다.
또한, 진공흡착에 의해서 베이스 필름(1)과 보호 필름(7)이 접착되어 있을 뿐이므로, 베이스 필름(1)과 보호 필름(7) 사이에, 예를 들어 손톱 등을 끼워 넣어 공기를 넣는 것만으로도, 양 필름(1,7)을 간단히 박리할 수 있어, 반도체 칩(6)을 용이하게 취출할 수 있다.
[제2실시예]
제4도는 본 발명에 관한 반도체 집적회로장치의 제2실시예를 나타낸 도면으로, 상기 제1실시예의 구조에 더하여, 베이스 필름(1)과 보호 필름(7) 사이를, 접착제(단, 후처리로 접착력을 잃는 것임)로 부분적으로 접착한 것이다. 또 제1실시예와는 공통하는 구성요소에는 동일한 부호를 붙이고 있다.
즉, 10은 열박리성 접착제(열을 가하면 접착력을 잃는, 예를 들어 폴리우레탄계)나 UV 경화계(자외선을 조사하면 접착력을 잃는, 예를 들어, 폴리에스테르계, 폴리우레탄계 또는 에폭시계 등을 기재로 하여 아크릴로일기나 디아조기 등의 감광성기를 포함 하는 것임)의 접착제이다. 접착제(10)는 반도체 칩(6)의 주위를 둘러싸는 미소한 폭의 라인(해칭 부분 참조)에 따라 도포되어 있고, 이것에 의해서 베이스 필름(1)과 보호 필름(7) 사이의 접착을 장기간에 걸쳐 보존할 수 있게 되고, 특히 장기 보존의 경우에 있어서의 외기중의 수분 등의 영향에 의한 반도체 칩(6)의 열화를 회피할 수 있다. 반도체 칩(6)을 취출할 때에는, 열을 가한 후 또는 자외선을 인가한 후에 클로 등에 의해서 베이스 필름(1)과 보호 필름(7) 사이를 박리하면 좋다.
또, 접착제를 사용하는 대신에 접착 라인에 따라서 열에 의한 접착(열압착)을 행하여도 좋다. 또한 접착제(또는 열압착)를 사용한 경우에는, 진공흡착법을 반드시 병용할 필요는 없다. 진공 흡착을 하지 않은 경우에는 불활성 가스(N2등)을 봉입하여도 좋다.
[제3실시예]
제5도는 본 발명에 관한 반도체 집적회로장치의 제3실시예를 도시한 도면으로, 보호 필름의 미싱눈을 필요로 하지 않는 동시에 보호 필름의 여분 부분의 박리 공정(제2도(d)의 공정)이 필요없는 예이다.
제5도에 있어서, 20은 베이스 필름이고, 베이스 필름(20)위에는 배선패턴(21∼24)이 형성되어 있고, 그 패턴 형상은, 각 일단측(21a로 대표하여 표시)의 패턴 폭이나 패턴 간격이 반도체 칩(25)의 전극단자(제1도의 부호 6a 참조)의 크기나 전극단자의 간격에 일치하도록 설계되고, 또한 각 타단측(21a로 대표하여 표시)의 패턴 폭이나 패턴 간격이 가능한 한 넓게 되도록, 또는 도시를 생략한 스크리닝 테스트용의 전용 소켓의 단자 크기나 단자 간격에 일치하도록 설계되어 있는 동시에, 각 타단측(21b … )의 전부가 베이스 필름(20)의 짧은 방향의 끝에 위치하도록 설계되어 있다.
26은 적어도 반도체 칩(25)의 전부를 덮도록 하여 베이스 필름(20)상에 접착된 보호 필름이고, 이 보호 필름(26)의 짧은 방향의 폭(L26)은, 베이스 필름(20)의 짧은 방향의 폭(L20)보다도 짧게 설정되어 있다.
또, 본 실시예의 각 구성요소에 사용하기에 바람직한 소재는, 제1실시예에 있어서의 동일한 명칭을 가지는 구성요소의 소재와 같고, 또한 본 실시예의 베이스 필름(20)과 보호 필름(26)과의 접착은 상술한 진공흡착법, 접착법 또는 열압착법 등을 단독으로 사용할 수도 있고, 또는 이들을 조합시켜 사용할 수도 있다.
이러한 구조에 의하면, 베이스 필름(20)과 보호 필름(26)을 접착한 단계에서 배선패턴(21∼24)의 모든 타단측(21b … )이 노출되기 때문에, 제1실시예와 같이 보호 필름에 미싱눈을 넣는 다든지, 보호 필름의 여분인 부분을 박리한다든지 할 필요가 없어, 한층 더 비용절감을 도모할 수 있다.
[제4실시예]
제6도는 본 발명에 관한 반도체 집적회로장치의 제4실시예를 도시하는 도면으로, 배선패턴을 베이스 필름의 이면에 형성하도록 한 예이다.
제6도에 있어서, 30은 베이스 필름이고, 베이스 필름(30)의 하면(이면)에는 배선패턴(31, 32)이 형성되어 있고, 그 패턴 형상은 일단측(31a, 32a)의 패턴 폭이나 패턴 간격이 반도체 칩(33)의 전극단자(33a)의 크기나 전극단자(33a)의 간격에 일치하도록 설계되어 있고, 또한 타단측(31b, 32b)의 패턴 폭이나 패턴 간격은 가능한 한 넓게 되도록, 또는 도시를 생략한 스크리닝 테스트용의 전용 소켓의 단자 크기나 단자 간격에 일치하도록 설계되어 있는 동시에, 일단측(31a, 32a)이 베이스 필름(30)의 표리를 관통하여 베이스 필름(30)의 상면(반도체 칩(33)의 재치면)에 비아(30a)를 거쳐서 노출되도록 설계되어 있다.
34는 반도체 칩(33)의 전체를 덮도록 하여 베이스 필름(30)상에 접착된 보호 필름이다.
또, 본 실시예의 각 구성요소에 사용하는 데 바람직한 소재는, 제1실시예에 있어서의 동일한 명칭을 갖는 구성요소의 소재와 같고, 또한 본 실시예의 베이스 필름(30)과 보호 필름(34)의 접착은 상술한 진공흡착법, 접착법 또는 열압착법 등을 단독으로 사용할 수도 있고, 또는 이들을 조합하여 사용할 수도 있다.
이러한 구조에 의하면, 베이스 필름(30)의 이면(반도체 칩(33)의 재치면과는 반대측의 면)에 배선패턴(31, 32)을 형성하기 때문에, 제1실시예와 같이 보호 필름에 미싱눈을 넣는다든지, 보호 필름의 여분인 부분을 박리한다든지 할 필요가 없을 뿐만 아니라, 제3실시예와 같이, 베이스 필름과 보호 필름의 폭(L26, L20)의 관계에 신경쓸 필요도 없기 때문에, 한층 더 비용절감을 도모할 수 있다.
또 이상의 모든 실시예에 있어서, 반도체 칩을 베이스 필름에 탑재할 때에, 반도체 칩과 베이스 필름 사이를 접착제(단, 후처리에서 접착력을 상실하는 것임)로 임시 결합시켜 놓는 것이 바람직하다. 접착제로서는, 예를 들어, 상기 제2실시예에서 사용한 열박리성의 접착제나 UV 경화계의 접착제를 사용할 수 있다. 이와 같이 하면, 반도체 칩의 위치맞춤의 정밀도를 향상시킬 수 있는 동시에, 보호 필름을 씌울 때까지 사이의 반도체 칩의 어긋남을 방지할 수 있다.
청구항 1 기재의 발명에 의하면, 베이스 필름과 보호 필름에 의해서 반도체 칩을 완전히 덮을 수 있어, 스크리닝 테스트나 반송 작업 또는 곤포 작업시의 정전 데미지 등의 외적 장해로부터 반도체 칩을 보호할 수 있게 된다. 또한, 배선패턴의 타단측의 패턴 폭이나 패턴 간격을 자유롭게 설계할 수 있고, 스크리닝 테스트용의 전용 소켓의 공용화를 도모할 수 있다.
청구항 2 기재의 발명에 의하면, 청구항 1 기재의 발명의 상기 효과에 더하여, 배선패턴이 베이스 필름의 이면(보호 필름의 접착면과는 반대측의 면)으로 노출되기 때문에, 보호 필름의 부분적인 박리를 불필요하게 할 수 있어, 개발 비용을 한층 더 저감할 수 있다.
청구항 3 및 청구항 5 기재의 발명에 의하면, 베이스 필름과 보호 필름 사이를 간단히 박리할 수 있고, 반도체 칩의 취출작업을 용이화할 수 있다.
청구항 4 및 청구항 6 기재의 발명에 의하면, 베이스 필름과 보호 필름 사이의 접착 상태를 장기간에 걸쳐 유지할 수 있어, 외기 등을 차단하여 반도체 칩의 장기 보존이 가능하게 된다.

Claims (6)

  1. 절연성을 갖는 재료로 된 베이스 필름과; 상기 베이스 필름상에 형성된 원하는 형상의 배선패턴과; 상기 베이스 필름상에 재치되고, 상기 배선패턴의 일단측에 전극단자를 맞닿게 한 반도체 칩과; 상기 반도체 칩과 상기 배선패턴의 일단측을 덮어 상기 베이스 필름상에 접착된 절연성 및 유연성을 갖는 보호 필름을 구비하며, 상기 반도체 칩이 상기 베이스 필름과 상기 보호 필름 사이에 끼워짐으로써, 상기 베이스 필름상의 상기 배선패턴의 일단측에 상기 반도체 칩의 전극단자가 압착되어 맞닿게 되며, 상기 배선패턴의 타단측은 상기 베이스 필름상에서 상기 보호 필름으로부터 노출되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 절연성을 갖는 재료로 된 베이스 필름과; 상기 베이스 필르므이 반도체 칩 재치면과는 반대측 면에 형성되고, 그 일단측을 상기 베이스 필름의 표리를 관통하여 상기 반도체 칩 재치면에 노출시킨 원하는 형상의 배선패턴과; 상기 베이스 필름상에 재치되고, 상기 배선패턴의 일단측에 전극단자를 맞닿게 한 반도체 칩과; 적어도 상기 반도체 칩의 전체를 덮어 상기 베이스 필름상에 접착된 절연성 및 유연성을 갖는 보호 필름을 구비하며, 상기 반도체 칩이 상기 베이스 필름과 상기 보호 필름 사이에 끼워짐으로써, 상기 베이스 필름의 상기 반도체 칩 재치면에 노출된 상기 배선패턴의 일단측에 상기 반도체 칩의 전극단자가 압착되어 맞닿게 되는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 반도체 칩을 상기 보호 필름과 상기 베이스 필름으로 진공상태에서 피복한 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 반도체 칩 주위의 상기 보호 필름과 상기 베이스 필름을 접착제 또는 열압착에 의하여 접착한 것을 특징으로 하는 반도체 집적회로장치.
  5. 제2항에 있어서, 상기 반도체 칩을 상기 보호 필름과 상기 베이스 필름으로 진공상태에서 피복한 것을 특징으로 하는 반도체 집적회로장치.
  6. 제2항에 있어서, 상기 반도체 칩 주위의 상기 보호 필름과 상기 베이스 필름을 접착제 또는 열압착에 의하여 접착한 것을 특징으로 하는 반도체 집적회로장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101876993B1 (ko) * 2010-12-10 2018-07-10 테사 소시에타스 유로파에아 전자 장치를 캡슐화하기 위한 접착제 화합물 및 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640304C2 (de) * 1996-09-30 2000-10-12 Siemens Ag Chipmodul insbesondere zur Implantation in einen Chipkartenkörper
US7898275B1 (en) * 1997-10-03 2011-03-01 Texas Instruments Incorporated Known good die using existing process infrastructure
US6331735B1 (en) * 1998-09-25 2001-12-18 Advanced Micro Devices, Inc. Method to improve chip scale package electrostatic discharge performance and suppress marking artifacts
DE20011590U1 (de) * 2000-07-03 2000-09-07 Infineon Technologies Ag Halbleiterchip-Modul mit Schutzfolie
DE10107399A1 (de) * 2001-02-14 2002-09-12 Infineon Technologies Ag Elektronisches Bauteil mit Kantenschutz
TW543052B (en) * 2001-03-05 2003-07-21 Nitto Denko Corp Manufacturing method of ceramic green sheet, manufacturing method of multilayer ceramic electronic components, and carrier sheet for ceramic green sheets
DE10300958A1 (de) * 2003-01-13 2004-07-22 Epcos Ag Modul mit Verkapselung
WO2005004200A2 (en) * 2003-06-25 2005-01-13 Advanced Interconnect Technologies Limited Lead frame routed chip pads for semiconductor packages
TWI224849B (en) * 2004-01-02 2004-12-01 Advanced Semiconductor Eng Quad flat flip chip package and lead frame
DE102004027787A1 (de) * 2004-06-08 2006-01-05 Infineon Technologies Ag Halbleiterbauteile mit Kunststoffgehäuse und Verfahren zur Herstellung derselben
DE102004057493A1 (de) * 2004-11-29 2006-06-01 Siemens Ag Umhüllung von auf einem Substrat angeordneten Bauelementen
CN107492528A (zh) * 2016-06-13 2017-12-19 恩智浦美国有限公司 具有石墨烯条带的柔性半导体装置
KR20180064583A (ko) * 2016-12-05 2018-06-15 삼성디스플레이 주식회사 칩 온 필름 패키지 및 이를 포함하는 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3289046A (en) * 1964-05-19 1966-11-29 Gen Electric Component chip mounted on substrate with heater pads therebetween
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JPS53147968A (en) * 1977-05-30 1978-12-23 Hitachi Ltd Thick film circuit board
JPS6248050A (ja) * 1985-08-28 1987-03-02 Seiei Kosan Kk 半導体デバイス等のパツケ−ジング方法
JPH01206651A (ja) * 1988-02-15 1989-08-18 Mitsui Toatsu Chem Inc 半導体装置
FR2634608B1 (fr) * 1988-07-22 1994-05-06 Etat Francais Cnet Reseau domotique cable multipoints reconfigurable de distribution simultanee et/ou alternative de plusieurs types de signaux, notamment de signaux d'images en bande de base, et procede de configuration d'un tel reseau
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5130783A (en) * 1991-03-04 1992-07-14 Texas Instruments Incorporated Flexible film semiconductor package
FR2674681A1 (fr) * 1991-03-28 1992-10-02 Em Microelectronic Marin Sa Composant electronique ultramince et procede pour sa fabrication.
US5414298A (en) * 1993-03-26 1995-05-09 Tessera, Inc. Semiconductor chip assemblies and components with pressure contact
JP3111797B2 (ja) * 1994-04-01 2000-11-27 富士電機株式会社 薄膜光電変換モジュールの製造方法および製造装置
US5739050A (en) * 1996-01-26 1998-04-14 Micron Technology, Inc. Method and apparatus for assembling a semiconductor package for testing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101876993B1 (ko) * 2010-12-10 2018-07-10 테사 소시에타스 유로파에아 전자 장치를 캡슐화하기 위한 접착제 화합물 및 방법

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US6011300A (en) 2000-01-04
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US5904488A (en) 1999-05-18
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EP0670596B1 (en) 2002-06-26
DE69527165T2 (de) 2002-11-21

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