JPH0621173A - 試験専用接点を有する半導体デバイスの製造方法 - Google Patents

試験専用接点を有する半導体デバイスの製造方法

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JPH0621173A
JPH0621173A JP5090492A JP9049293A JPH0621173A JP H0621173 A JPH0621173 A JP H0621173A JP 5090492 A JP5090492 A JP 5090492A JP 9049293 A JP9049293 A JP 9049293A JP H0621173 A JPH0621173 A JP H0621173A
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semiconductor
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Timothy J Mennitt
ティモシー・ジェイ・メニット
John P Warren
ジョン・ピー・ウォーレン
James W Sloan
ジェームス・ダブリュー・スローン
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Abstract

(57)【要約】 【目的】 半導体デバイスは、デバイスのサイズを小さ
くして、不要な外部接点を取り除くための試験専用接点
を有する。 【構成】 本発明の一実施例では、半導体デバイス３０
は、デバイスの動作に必要な半導体ダイ２０の一部分に
電気的に結合されているはんだボール２６を備えてい
る。このデバイスはまた、パッケージ基板１２の上に形
成され、製造業者が試験目的にのみ必要とするダイの部
分に電気的に結合されている試験パッド３２を含んでい
る。別の実施例では、半導体デバイス１０は、パッケー
ジ基板の周辺に沿った外部の試験専用はんだボール、た
とえば境界ＡとＢの間にあるはんだボールを含んでい
る。試験が完了した後、パッケージ基板は境界Ａに沿っ
て切り取られ、これによってデバイス・ユーザには必要
ないはんだボールを排除している。前記２つの技法を組
み合せてもよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体デバイスに
関し、より具体的には試験専用接点を有する半導体デバ
イスを製造する方法に関する。
【０００２】
【従来の技術】半導体製造業者は絶えず半導体デバイス
の小型化に迫られており、特に大衆消費電子製品の用途
ではそうである。多くの製造業者にとってデバイスの小
型化を達成する上で問題になっているのが、消費者に出
荷する前に広範にデバイスを試験する必要性である。デ
バイスの製造が完了次第、製造業者はデバイスに対して
電気試験を実施して、当該デバイスの各回路が正常に機
能するか確かめる。この試験を達成するには、各回路に
電気的にアクセスできなければならない。回路への電気
的アクセスは外部接点を介して実施し、この接点は半導
体ダイのボンド・パッドに電気的に結合されている。こ
の外部接点は、導電ピン，ハンダボールまたはリードな
どいくつかある形態の内の１つをとることができる。多
くの例で、デバイスを試験するのに必要な外部接点およ
びボンド・パッドの一部は、デバイスの動作中には不要
である。試験目的のみに用いられ、動作モードでは使用
しない接点やボンド・パッドが存在するために、半導体
デバイスは、実際にデバイスの動作に必要とする以上に
大きくなる恐れがある。
【０００３】
【課題を解決するための手段】本発明によって半導体製
造業者は、半導体デバイスを広範に試験し、かつ消費者
に外部接点の数を最小限にしたデバイスを提供できる。
本発明の１つの実施例では、半導体デバイスはパッケー
ジ基板を含んでいる。複数の外部動作接点がこのパッケ
ージ基板の表面に付着されており、複数の試験専用接点
がパッケージ基板の表面に形成されている。半導体ダイ
はパッケージ基板の上に位置している。半導体ダイの第
１部分は複数の外部動作接点に電気的に結合されてい
る。半導体ダイの第２部分は複数の試験専用接点に電気
的に結合されている。半導体ダイの第２部分は第１部分
から除外されている。
【０００４】上記およびその他の特性ならびに利点は、
添付図面と合わせて以下の詳細な説明からより明確に把
握されよう。指摘すべき重要なことは、図は必ずしも縮
尺どおり描かれたものでないこと、また具体的に示して
いない本発明の他の実施例もあり得ることである。
【０００５】
【実施例】先に述べたように、多くの半導体デバイス
は、デバイスを動作するのにユーザが必要とする以上の
外部接点を有する。動作には必要ない外部接点を排除す
ることによって、半導体デバイスのサイズは大幅に小さ
くできる。本発明に基づく半導体デバイスは、デバイス
の動作中にデバイス・ユーザが必要とする外部接点のみ
を含んでいるが、デバイス製造業者は試験を目的とした
デバイスへの電気的アクセスを完璧に行える。本発明の
１実施例では、デバイスの製造業者が試験のために用い
る接点は、消費者に出荷する前にデバイスから取り外さ
れる。本発明のもう１つの実施例では、デバイス動作中
に用いる外部接点とは異なる構成をとり、その結果占め
る面積を少なくする試験接点を確立している。本発明の
いずれかの形態、またはその両方の組み合わせを用いれ
ば、外部動作接点と同じ構成を有する外部試験接点が排
除されるので、半導体デバイスのサイズを大幅に小型化
できる。外部動作接点は標準位置および標準構成の制約
を受けているが、本発明に基づき実現される試験接点に
はそのような制約はない。デバイス動作中は必要ない試
験接点の配置，サイズおよび構成は半導体製造業者の裁
量に任されている。試験接点の配置および構成にフレキ
シビリティがあるために、結果としてデバイスの小型化
が達成される。それもデバイスの費用を増大することな
く、またデバイス・ユーザがマウントする際の複雑性を
増大することなく、この小型化の利点が達成される。
【０００６】以下に記載する本発明の説明の多くは、オ
ーバーモールデッド・パッド・アレイ・キャリア（ＯＭ
ＰＡＣ：over-molded pad array carriers）というパッ
ケージング技術を採用する半導体デバイスを対象として
いる。しかしながら理解すべき重要なことは、本発明
は、マルチチップ・モジュール，ピン・グリッド・アレ
イ（ＰＧＡ）パッケージ，セラミック・デュアル・イン
ライン・プラスチック（ＤＩＰ）など他のパッケージン
グ技術にも適用可能なことである。本発明のＰＧＡパッ
ケージへの適用例については図７に示す。
【０００７】図１は本発明に基づくＯＭＰＡＣ半導体デ
バイス１０の上面図を示したものである。デバイス１０
はパッケージ基板材料１２を含んでおり、図ではこの材
料のストリップの一部分を示している。本発明の好適実
施例では、パッケージ基板１２はフレキシブルな薄いス
トリップ状もしくはテープ状に形成されたビスマレイミ
ドトリアジン樹脂（ＢＴ樹脂ともいう）である。ＢＴ樹
脂は全体にガラス繊維を有する複合材料として形成して
もよい。同様にパッケージ基板１２は、プリント回路板
に用いる材料に似た薄いエポキシ・ガラス複合材料でも
よい。パッケージ基板材料は、複数の半導体デバイスの
製造の自動化を容易するためストリップ形状になってい
るが、本発明を実施するのにストリップ形状のパッケー
ジ基板材料を使用する必要はない。また製造を容易にす
るため、パッケージ基板１２はストリップ合せ孔１４を
有しており、この孔を用いてストリップを正確に製造機
械に導く。デバイス合せ孔１５はパッケージ基板の中に
設けられており、デバイスがストリップから切り離され
たならまたは切り取られたなら、これを用いてデバイス
１０を製造装置に整合する。ストリップ合せ孔およびデ
バイス合わせ孔は共に、パッケージ基板の上面から下面
にまで及んでいる。
【０００８】パッケージ基板１２の上面には、複数の導
電トレース１６が形成されている。図３に示すように、
各導電トレースは、半導体ダイ２０の端子またはボンド
・パッド１８と、導電バイア(conductive via)２２とを
電気的に結合している。図３は図１のデバイス１０を線
３ー３に沿って切った断面図である。導電トレースは、
導線２３によってダイに電気的に結合しており、この導
線は従来の半導体デバイスに用いられる導線と同様のも
のである。導線を用いる代わりに、タブ（ＴＡＢ：tape
automated bonding），フリップ・チップ法などを使用
して、ダイを導電トレースに電気的に結合してもよい。
導電トレース１６は、銅、または金メッキもしくはニッ
ケル・メッキの銅などメッキの銅材料が望ましいが、本
発明では他の導電材料も使用に適している。バイア２２
はパッケージ基板の上面から下面にまで及んでおり、通
常、バイアの側壁に沿って導電材料でメッキされてい
る。それに代わる方法として、バイアに導電材料を充填
して、各バイアにわたり電気的連続性を提供してもよ
い。トレースおよびバイアは、従来の方法、たとえばス
クリーン印刷，メッキ，蝕刻法，エッチング法を用いて
パッケージ基板１２の上に形成する。
【０００９】図１および図３の両方に示すように、デバ
イス１０はまたパッケージ・ボディ２４を含んでおり、
このボディは半導体ダイ２０，ワイヤ・ボンド２３，導
電トレース１６の一部およびパッケージ基板１２の上面
の一部を封入している。バイア２２は、パッケージ基板
内のバイアの位置に応じて、パッケージ・ボディ２４に
よって封入しても、封入しなくてもよい。本発明の好適
実施例では、パッケージ・ボディ２４は、モールド・プ
ラスチックまたはエポキシ樹脂で形成されており、これ
は従来の片側成形装置および材料を用いて、ダイ２０の
上に形成できる。しかしながら本発明では、ダイに対し
て充分な環境保護を提供する封止体はいずれも使用に適
しており、この中にはプリフォームド・プラスチック・
ボディまたはセラミック・パッケージ・ボディまたはデ
ィスペンスド・プラスチック（dispensed plastis ）が
含まれる（グローブ・トップ（glob top）パッケージと
して知られる）。
【００１０】本発明の一実施例に基づき、パッケージ基
板１２の上面に形成された各導電トレースは、導電バイ
ア２２によって、パッケージ基板の下面の上にあるはん
だボール２６へと経路が設定されている。デバイス１０
の下面はパッケージ基板１２およびはんだボール２６を
含んでおり、図２に示している。一部のバイアははんだ
ボールに直接結合されており、一部はパッケージ基板の
下面に形成された導電トレースによってはんだボールへ
と経路設定されている。バイアに直接結合されているは
んだボールは、バイア内へのはんだの実質的なウィッキ
ングを回避するために、充填バイアであることが望まし
い。はんだボール２６は、導電トレースの端または導電
バイアの周囲のパッケージ基板の上に導電はんだパッド
（このパッドははんだボールに隠れているので図示して
いない）を設けることによって、デバイス１０に結合さ
れている。プリフォームドはんだボールは、はんだパッ
ドに接触して配置し、これをリフローしてはんだパッド
とはんだボールの間に金属ボンドを形成する。はんだパ
ッドは従来の方法によってパッケージ基板の上に形成さ
れ、これは通常、導電トレース１６の形成と同時に形成
され、ニッケル・メッキ材料または金メッキ材料など、
はんだと結合しやすい材料で作られている。デバイス１
０のはんだボールは外部接点であり、これらを用いて半
導体ダイ２０に電気的にアクセスする。ある用途では、
デバイス１０は、プリント回路板などユーザ基板（図示
せず）にマウントする。デバイスをマウントすると、は
んだボール２６は、ユーザ基板の上に形成された導電パ
ッドもしくは導電端子と同じ位置にくる。はんだボール
をリフローしてパッドに接着し、これによってデバイス
をユーザ基板に付着する。
【００１１】先に述べたように、半導体デバイスの外部
接点の一部はユーザの用途では必要ないかもしれない
が、製造業者の内部試験目的にのみ用いられる。これら
の不要な外部接点は、半導体デバイス全体のサイズを好
ましくないほど増大する。図３の断面図を見ても明かな
ように、外部接点（この場合ははんだボール２６）は、
デバイス全体のサイズもしくは面積の内の相当部分を占
めている。はんだボールを互いに近接して配置すればデ
バイスのサイズは小さくなるが、製造上の見地から見
て、一定のはんだボールの直径に対するはんだボールの
間隔もしくはピッチには下限がある。はんだボールを互
いに近接して配置するにつれ、ユーザにとってデバイス
をプリント回路板などの基板にマウントするのがより難
しくなる。はんだボールの間隔が、製造可能な下限に達
すると、不可能とはいえないまでも、デバイスの小型化
は難しくなる。本発明では、ユーザが必要としない外部
試験接点を取り外すか、またはスペースの追加を必要と
しない方法で試験接点を構成することによって、半導体
デバイスのサイズを小さくしている。
【００１２】不要な外部試験接点を取り除くことに関し
て言えば、接点は試験動作の後に取り外されるので、本
発明に基づくデバイスの機能試験を完全に実施できる。
取り外される接点はデバイスの周辺部に位置しているの
で、デバイスのサイズが小さくなる。図１および図２に
示すように、デバイス１０は２つの境界、すなわち境界
Ａおよび境界Ｂを含んでいる。境界Ａは、デバイスがユ
ーザに提供されるときのデバイス１０のサイズを画定す
る。境界Ａ内には、ユーザ指定のデバイス動作（一部の
デバイス・ユーザは他に比べてより多くの接点を必要と
する場合もある）に必要なすべての外部接点（はんだボ
ール）、および半導体ダイ２０とのすべての外部接続が
ある。境界Ｂは、デバイス動作および製造業者の内部試
験に必要なすべての外部接点を含むのに必要なデバイス
１０のサイズを画定する。このため、境界Ａと境界Ｂと
の違いは、試験目的のみに必要な外部接点（以下、試験
専用接点という）は境界Ｂの中には入っているが、境界
Ａからは外されていることである。すなわち、試験専用
接点はデバイスの周辺部に位置している。図２を参照す
れば、境界Ａと境界Ｂの間に位置するはんだボールは製
造業者の試験のために使用し、境界Ａ内に位置するはん
だボールはユーザ用途でのデバイス動作に使用する。指
摘すべき重要なことは、境界Ａ内のはんだボールもしく
は接点をデバイス試験中に使用してもよいことである。
しかしながら境界Ａと境界Ｂの間にあるはんだボール、
すなわち試験専用接点は、ユーザ指定のデバイス動作に
必要なものにはなり得ない。
【００１３】試験専用はんだボールを周辺部に位置させ
ることによって、試験専用はんだボールが付着している
パッケージ基板１２の部分を試験後に除去し、これによ
って、ユーザに提供するデバイスのサイズを小さくでき
る。図３を見れば、パッケージ基板を一部除去した結果
小型化が達成されることが明かである。ストリップ形状
のデバイス１０の製造が完了すると、デバイスは試験可
能な状態になる。試験はストリップ形状で実施するか、
或いはパッケージ基板ストリップの各デバイスを切り離
して個々に試験することもできる。試験の前にデバイス
を切り離す場合には、パッケージ基板１２は、従来の方
法を用いて境界Ｂに沿ってカットされる。図３の断面図
を参照すると、パッケージ基板ストリップから境界Ｂに
沿ってデバイスを切り離した後では、図に示したデバイ
ス１０の部分には７個のはんだボールが付着している。
ついでデバイス１０を既知の方法で試験する。デバイス
の試験中、半導体ダイ２０には、パッケージ基板１２の
下面に存在するはんだボールによって電気的にアクセス
する。製造業者がデバイス試験を完了すると、デバイス
周辺に位置する試験専用はんだボールは、境界Ａに沿っ
てパッケージ基板をカットすることによって取り外され
る。図３を参照すると、基板１２を境界Ａに沿ってカッ
トすると、２個のはんだボール（いちばん左といちばん
右のはんだボール）が取り外される。図２に関して言え
ば、境界Ａに沿ってカットされると、全部で１８個のは
んだボールが除去される。その結果、ユーザに送られる
デバイス１０のサイズは、従来のデバイスのようにデバ
イスが試験専用はんだボールを含んでいた場合より大幅
に小さくなる。試験後にデバイスを切り離す場合には、
切り取り動作は１回しか必要ない。デバイスはストリッ
プ形状のまま試験され、ついで境界Ａに沿ってパッケー
ジ基板がカットされる。
【００１４】本発明の実施により達成される小型化の例
を挙げると、１２列、１２カラムで配列されたはんだボ
ールを有する従来型１４４ピンＯＭＰＡＣデバイスは、
２６４ｍｍ2 （１６．２５ｍｍ×１６．２５ｍｍ）のオ
ーダーの面積を有する。この従来型デバイスのピンの内
４４個はユーザには必要ないが、製造業者の試験には必
要であると想定する。本発明を実施すると、２６４ｍｍ
2 の１４４ピンＯＭＡＣの代わりに、１７６ｍｍ2 （１
３．２５ｍｍ×１３．２５ｍｍ）のオーダーの面積を有
する１００ピンＯＭＰＡＣを、機能性を犠牲にせずに使
用できる。この比較は、直径３０ミル（約０．７６ｍ
ｍ）のはんだボールと、６０ミル（約１．５２ｍｍ）の
はんだパッド・ピッチの使用をベースにしたものであ
る。また本発明に基づき小型化されたデバイスの費用
は、従来のより大きなデバイスに比べてさほど変わらな
い。デバイスをストリップ形状のまま試験する場合は、
製造工程を追加する必要はないが、試験前にストリップ
からデバイスを切り離す場合には、パッケージ基板をカ
ットして試験専用接点を除去する工程を１つだけ追加す
る必要がある。またはんだボールの間隔は従来のデバイ
スの間隔と変わらないので、マウントする際の複雑性が
増すことなく、ユーザはデバイスの小型化の恩恵を受け
る。
【００１５】半導体デバイスの試験専用接点を除去する
ことに関して予想される欠点は、半導体ダイの一部に対
する電気的アクセスが、不可能とは言えないまでもきわ
めて難しくなることである。ダイに完全にアクセスでき
ないことは、ユーザおよび製造業者が、デバイスに対し
てデバッグもしくは不良解析を実施する段になって、問
題を生じる恐れがある。本発明に基づきこの問題を克服
する方法はいくつかある。１つの方法は、導電トレース
および導電バイアを試験専用接点に関連づけて構成し
て、試験専用接点が除去された後でも、ダイの一部に電
気的アクセスができるようにすることである。たとえば
図３は、導電バイアの１つを通じて境界Ａをカットした
ものを示している。図２から、境界Ａはいくつかのバイ
アを通じてカットされていることが明かである。これら
のバイアを通じて境界Ａに沿ってカットすると、図４の
デバイス１０の斜視図のように、溝２８がパッケージ基
板の周辺に沿って形成される。バイア２２はパッケージ
基板の厚み全体にわたって導電性を有しているので、溝
２８も導電性である。そのため、半導体ダイ２０の試験
部分へのアクセスがこの導電溝を介して得られる。外部
試験専用はんだボールが除去された後でも、試験プロー
ブを導電溝に沿って通せば、一定の試験動作を実施でき
る。注意すべきことは、試験専用はんだボールに関連す
るバイアすべてが必ずしも溝状に形成されるわけではな
く、境界Ａに沿ってカットされると、一部のバイアはデ
バイスから完全に除去されることである。デバイスの製
造業者は、より有用もしくは重要な試験接点には溝を設
けて、他の試験接点への電気的アクセスは提供しないよ
うにできる。
【００１６】図４を見ると、導電溝２８を用いるのでは
なく、パッケージ基板１２の上部に形成された導電トレ
ース１６を使用して、半導体ダイの試験部分に電気的に
アクセスすることも簡単にできそうに見える。しかしな
がら従来の多くのＯＭＰＡＣ製造法を使用する際には、
導電トレース１６の全部もしくは一部を、ソルダ・レジ
ストもしくははんだマスク（図示せず）によって被覆す
る場合がある。ソルダレジスト材料は半導体製造では周
知のものであり、これらを用いて、該当する部分を後で
実施するはんだづけからマスクもしくは保護する。この
ためパッケージ基板の上部の導電トレースがソルダ・レ
ジストによって被覆されれば、電気的接点には使用でき
ない。一方溝２８は、パッケージ基板１２の周辺に沿っ
て露出された導電領域を有しており、この導電領域は接
触に適しており、ソルダレジストによって被覆されな
い。
【００１７】本発明では、外部試験接点を除去した後に
半導体ダイの試験部分に電気的にアクセスする方法がい
くつかある。図５および図６はぞれぞれ半導体デバイス
３０の上面図および下面図であり、その２つの方法を示
している。デバイス３０は、図１〜図４のデバイス１０
と同様のものであり、同一の要素を多くを含んでいる。
２つのデバイスの類似要素には同一の参照ラベルが付い
ている。図５に示すように、デバイス３０はデバイス１
０と異なり、パッケージ基板１２の上部に形成される複
数の試験パッド３２を含んでいる。この試験パッドは、
導電トレース１６が形成されると同時にパッケージ基板
の上に形成でき、同様または同一の材料のものでよい。
試験パッドは四角として図示されているが、本発明では
いずれの試験パッド形状を使用してもよい。試験パッド
は、試験プローブをパッドに高信頼性で接触させるのに
充分なものにすべきである。選択した導電トレース１６
の端、または導電トレースの一部に沿ってに形成された
試験パッド３２は、充分な導電性を提供する。試験パッ
ド３２を有する導電トレースは、パッケージ・ボディ２
４の下に経路設定されており、半導体ダイ（図示せず）
のボンド・パッドに電気的に結合されている。この半導
体ダイはデバイスの試験には用いるが、ユーザ指定のデ
バイス動作には必要ない。そのため試験パッド３２は、
はんだボールなど試験専用の外部接点がデバイスから切
除されても、デバイス３０に対して一定の電気的試験を
実施できるようにしている。デバイス動作には試験パッ
ドへの接点は必要ないので、試験パッドを外部接点に結
合する必要はなく、またデバイスのサイズも最小限にで
きる。
【００１８】上記で検討したことから、補助試験パッド
を半導体デバイスに含めると、外部試験専用接点が取り
外された後でも、デバイスの試験ができることは明かで
ある。本発明の別の実施例に従って、試験専用の外部接
点の代わりに、試験パッドを設けることができる。周辺
の試験専用はんだボールに導電トレースを経路設定して
デバイスの試験後にはんだボールを切除するというよ
り、試験パッドを用いてデバイスを試験してもよい。１
つの例として図５を参照すると、試験専用に指定された
導電トレースは、試験パッド３２もしくは溝２８を含ん
でもよい。これらの導電トレースは、パッケージ基板の
下面の上にあるはんだボールまたはいずれの種類の外部
接点にも経路設定されていない。デバイス動作中に用い
られる導電トレースのみが、はんだボールまたは他の外
部接点に経路設定されている。
【００１９】外部の試験専用接点の代わりに試験パッド
を使用すると、外部動作接点がデバイス試験中に使用さ
れることが多いので、試験パッドと、はんだボールなど
の別の種類の外部接点の両方に接触させる特殊試験装置
が必要になるかもしれない。図５に示すように、試験パ
ッド３２はパッケージ基板１２の上面に設けられている
が、はんだボールは下面に付着されている。しかしなが
ら試験パッド３２はパッケージ基板１２の下面の上にも
形成してよいので、本発明に従って形成されたデバイス
を試験するのに、上部接点と下部接点の両方を提供する
試験装置は必要ない。デバイス３０の下面図を図６に示
す。この図は下部試験パッド３２を含んでいる。図６の
試験パッド３２はパッケージ基板の上に形成されてお
り、はんだボール２６は、はんだボールの直径にほぼ等
しい距離だけパッケージ基板表面から離れているが、試
験中、従来の試験装置によってはんだボールおよび試験
パッドの両方に接触できる。適切な試験法は、ポゴピン
(pogo-pins) という試験プローブの使用を採用したもの
である。ポゴピンは、位置が調節可能なバネ押ピンであ
る。ピンが反対の表面、すなわち接点に出会うまで、バ
ネによってピンを外側に押し出す。たとえば複数のポゴ
ピンを用いて図６のデバイス３０を試験する際、ポゴピ
ンははんだボール２６および試験パッド３２と整合され
る。はんだボールと整合されたポゴピンは、はんだボー
ルに接触するまで外側に伸びるが、試験パッドに整合さ
れたポゴピンはさらに伸びて試験パッドに接触する。
【００２０】単独で、またはデバイスから除去される周
辺の試験専用接点と組み合せて、試験パッド３２を使用
することには、いくつかの利点がある。１つの利点は、
試験パッドの間隔の限界が、はんだボールの間隔の限界
よりも緩和されていることである。試験パッドは蝕刻法
によってパッケージ基板上に画定されるため、非常に小
さくできる。試験パッドに対する唯一のサイズ上の制限
条件は、ポゴピンなどの試験プローブが高信頼性でパッ
ドに接触できることである。試験パッドは小さくでき、
互いに近接して配置できるので、パッケージ基板の下面
の上にあるはんだボールの間に、またパッケージ基板の
上面の導電トレースの間に、数多くの試験パッドを配置
できる。その結果、本発明に基づく半導体デバイスのサ
イズは、デバイスの動作中に使用しない外部ピンもしく
は外部接点を有する従来のデバイスに比べて小さくでき
る。単独で使用した場合、試験パッドは、外部の試験専
用接点を含めている場合よりも、利用するパッケージ基
板の面積が少なくなるという利点がある。また外部の試
験専用接点を有するパッケージ基板の一部をカットする
必要性がなくなり、その結果、製造工程を１つ減らせ
る。試験パッドを、消費者に出荷する前に切り取られる
外部試験専用接点と組み合せて使用することにも利点が
ある。デバイスの外部接点のみを使用して製造業者の試
験を実施できることである。しかしながら補助試験パッ
ドは、デバイスから外部試験専用接点を切り取った場合
に失われる半導体ダイの一定部分にも電気的にアクセス
できるようにする。補助試験パッドを、試験専用接点と
して指定されている外部接点と組み合せて使用すると、
元の試験専用接点がたとえ取り外されても、デバイスに
対してデバッグおよび不良解析を実施できる。
【００２１】本発明は、ＯＭＰＡＣデバイス以外の半導
体デバイスを用いても実行できる。たとえば図７に、本
発明に基づくピン・グリッド・アレイ（ＰＧＡ）半導体
デバイス５０を示す。デバイス５０はパッケージ基板５
２を含んでおり、このパッケージ基板は多くの従来型Ｐ
ＧＡデバイスの場合と同様、プリフォームド積層セラミ
ック・パッケージである。パッケージ基板５２は、半導
体ダイ５６を収納する空洞５４を含んでいる。パッケー
ジ基板５２の下面には、複数の外部動作接点もしくは外
部動作ピン５８が付着している。動作ピンは、空洞５４
内のパッケージ基板の表面上に形成された複数の導電ト
レース６０に電気的に経路設定されている。電気的経路
設定は、当該技術では周知のように、パッケージ基板５
４全体の各種の導電層および導電バイア（図示せず）を
介して達成される。動作ピンは、導電トレースによっ
て、またダイのボンド・パッド６４に接着されているワ
イヤ・ボンド６２によって、デバイス動作中に用いられ
る半導体ダイ５６の一部分に電気的に結合されている。
分かりやすくするために、デバイス５０に通常関連して
いる導電トレース，ボンド・パッド，またはワイヤ・ボ
ンドの必ずしもすべてを図示しているわけではない。に
も拘らず、当業者は本発明の最も重要な側面を明確に把
握しよう。
【００２２】図７に示すように、パッケージ基板５２は
また、基板の上面に形成された複数の試験接点もしくは
試験パッド６６を含んでいる。それに代わる方法とし
て、試験パッドを、基板の下面の上、または上面と下面
の両方の組み合わせの上に形成してもよい。試験パッド
６６は、メッキ，スクリーン印刷などの従来技術を用い
てパッケージ基板の上に形成する。本発明に基づく試験
パッド６６は、ユーザ指定のデバイス動作中ではなく、
デバイス試験中に用いられる半導体ダイ５６の一部分に
電気的に結合されている。この試験パッドはまた、外部
動作ピン５８のように、導電バイア（図示せず），導電
トレース，ワイヤ・ボンドおよびボンディング・パッド
によってダイに結合されている。試験パッドとダイの電
気的結合と、動作ピンとダイの電気的結合との間の違い
は、試験パッドはダイの試験部分にアクセスする第１ボ
ンド・パッド・セットに結合されているのに対して、動
作ピンはダイの動作部分にアクセスする第２ボンド・パ
ッド・セットに結合されていることである。ダイの動作
部分にはデバイスの試験中もアクセスしてよいが、デバ
イスの試験部分には、通常のデバイス動作中に簡単にア
クセスすることはできない。すなわち、ダイの試験部分
（試験パッドに関連するボンド・パッドを含む）はダイ
の動作部分（外部動作ピンに関連するボンド・パッドを
含む）から除外されている。先に述べたように、ダイの
動作部分の一部にはデバイスの試験中にもアクセスする
ので、逆は必ずしも真ならずということになる。試験パ
ッド６６を利用すると、すべての導電トレースおよびボ
ンド・パッドを外部ピンの形状でパッケージ基板の外に
出す必要性がなくなる。その結果、デバイス５０は従来
型ＰＧＡデバイスより小型化できる。
【００２３】上記の説明および添付の図によって、本発
明に関連した多くの利点が明かとなる。具体的には、試
験専用接点を利用する半導体デバイスは、同等の従来型
デバイスよりも大幅に小型化していることが明かとな
る。小型にも拘らず、本発明に従って形成される半導体
デバイスは、デバイス製造業者またはデバイス・ユーザ
にとって製造上の複雑性が増加していない。また本発明
に関連した半導体デバイスの費用は、本発明の実施上加
える製造上の変更が微々たるものであるので、従来のデ
バイスの費用にほぼ等しくなる。
【００２４】このため本発明に従って、上述の必要性お
よび利点を完全に満足する半導体デバイスとその製法が
提供されることが明かとなる。本発明は具体的な実施例
を参照して説明しているが、本発明をこれらの具体的実
施例に限定することを意図するものではない。当業者
は、本発明の意図から逸脱せずに、変形およびバリエー
ションができることを理解しよう。たとえばＯＭＰＡＣ
デバイスに関して言えば、はんだボールなどの試験専用
接点の列もしくはカラムの数は本発明では制限していな
い。またデバイス内の半導体ダイの数は１個に限定して
いない。さらに本発明はモールド・プラスチック・ボデ
ィの採用、またはここに具体的に説明した材料に限定し
ていない。同様に理解すべき重要なことは、本発明に基
づく試験パッドは、パッケージ基板の上面，下面または
周辺に沿って形成してもよいことである。同様に各導電
トレースは、対応する導電バイアまたは対応する試験パ
ッドを有する必要はない。導電トレースは、試験専用目
的、またはユーザのオペレーション目的のいずれに使用
してもよい。本発明では、デバイスの製造が完了する
と、ユーザのオペレーションのためのトレースは対応す
る外部接点を有するのに対して、試験専用に用いられる
トレースは外部動作接点と同一構成の対応する外部接点
を持たない。さらに指摘すべき重要なことは、本発明
は、マルチチップ・モジュール，ＰＧＡ，セラミックＤ
ＩＰなどＯＭＰＡＣ以外のパッケージング技術にも適用
可能なことである。そのため、本発明は、添付請求の範
囲に属するすべてのバリエーションおよび変形を包含す
ることを意図している。
【図面の簡単な説明】
【図１】本発明に基づくオーバーモールデッド・パッド
・アレイ・キャリヤ（ＯＭＰＡＣ）半導体デバイスの上
面図である。
【図２】図１の半導体デバイスの下面図である。
【図３】図１の半導体デバイスを線３ー３に沿って切っ
た断面図である。
【図４】本発明に基づき、図１の半導体デバイスを、境
界Ａに沿ってパッケージ基板ストリップから切り取った
後の斜視図である。
【図５】上面側の試験パッドを含む、同様に本発明に基
づくＯＭＰＡＣ半導体デバイスの上面図である。
【図６】下面側の試験パッドを含む、同様に本発明に基
づくＯＭＰＡＣ半導体デバイスの下面図である。
【図７】同様に本発明に基づくピン・グリッド・アレイ
（ＰＧＡ）半導体デバイスの斜視図である。
【符号の説明】
１０ ＯＭＰＡＣ半導体デバイス １２ パッケージ基板 １４ ストリップ合せ孔 １５ デバイス合せ孔 １６ 導電トレース １８ ボンド・パッド ２０ 半導体ダイ ２２ バイア ２３ ワイヤ・ボンド ２４ パッケージ・ボディ ２６ はんだボール ２８ 溝 ３０ 半導体デバイス ３２ 試験パッド ５０ ＰＧＡ半導体デバイス ５２ パッケージ基板 ５４ 空洞 ５８ 外部動作ピン ６０ 導電トレース ６２ ワイヤ・ボンド ６４ ボンドパッド ６６ 試験パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・ダブリュー・スローン アメリカ合衆国テキサス州オースチン、ロ ーレル・バレイ・ロード712

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 試験専用接点を有する半導体デバイス
    （１０，３０，５０）を製造する方法であって、前記方
    法は：上に形成された集積回路および前記集積回路に電
    気的に結合された複数のボンド・パッドを有する半導体
    ダイ（２０）を設ける段階；上面および下面を有し、ま
    た複数の動作接点および複数の試験専用接点を有するパ
    ッケージ基板材料（１２）を提供する段階；前記パッケ
    ージ基板の前記上面に前記半導体ダイをマウントする段
    階；前記半導体ダイの前記複数のボンド・パッドを、前
    記複数の動作接点および前記複数の試験専用接点に電気
    的に結合するための手段（２３）を提供する段階；前記
    半導体ダイおよび前記パッケージ基板の前記上面の一部
    を封入する段階；およびピン（５８）またははんだボー
    ル（２６）のいずれか１つを、前記複数の動作接点のそ
    れぞれ１つに付着する段階；によって構成されることを
    特徴とする試験専用接点を有する半導体デバイス（１
    ０，３０，５０）を製造する方法。
  2. 【請求項２】 試験専用接点を有する半導体デバイス
    （１０，３０）を製造する方法であって、前記方法は：
    上に形成された集積回路を有する半導体ダイ（２０）を
    設ける段階；上面，下面，所定の境界（Ａ）を有する配
    列で配置された複数の動作パッド，およびユーザ・パッ
    ドの配列の境界の外側に配置された複数の試験専用パッ
    ドを有するパッケージ基板（１２）を設ける段階；前記
    パッケージ基板の上面の上に前記半導体ダイを配置する
    段階；前記半導体ダイを、前記複数の動作パッドおよび
    前記複数の試験専用パッドに電気的に結合するための手
    段（２３）を提供する段階；少なくとも前記複数の試験
    専用パッドを用いて、前記集積回路を電気的に試験する
    段階；および前記複数の動作パッドはそのまま残して、
    前記複数の試験専用パッドを有する前記パッケージ基板
    の部分を取り除く段階；によって構成されることを特徴
    とする試験専用接点を有する半導体デバイス（１０，３
    ０）を製造する方法。
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