KR100205211B1 - 이중 에피택셜층과 매몰 영역을 가지는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로서, 반도체 기판의 상부에 형성된 제 1 도전형의 제 1 에피택셜층; 상기 제 1 에피택셜층의 상부에 형성된, 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층; 상기 제 1 및 제 2 에피택셜층 사이에 매몰된 제 2 도전형의 제 1 확산 영역; 상기 제 2 에피택셜층 상부의 소정 영역에 형성된 게이트 절연막; 상기 게이트 절연막 상부의 소정 영역에 형성된 게이트 전극; 상기 제 2 에피택셜층 상부의 소정 영역에서 도핑되어, 수직 방향으로는 상기 제 2 에피택셜층을 통과하여 상기 제 1 에피택셜층의 상층부까지, 수평 우측 방향으로는 상기 게이트 전극의 우측 직하부까지 확산되고, 상기 제 1 확산 영역으로부터 소정 거리만큼 이격된 제 2 도전형의 제 2 확산 영역; 상기 제 2 확산 영역내에서 상기 게이트 전극의 좌측 직하부를 포함하여 형성된 제 1 도전형의 제 3 확산 영역; 및 상기 게이트 전극을 중심으로 하여 상기 제 3 확산 영역의 반대편에 상기 제 3 확산 영역으로부터 소정 거리만큼 이격되어 형성된 제 1 도전형의 제 4 확산 영역을 구비하는 것을 특징으로 한다.

Description

이중 에피택셜층과 매몰 영역을 가지는 반도체 소자 및 그 제조 방법
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 이중 에피택셜층과 매몰 영역을 가지는 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 모스펫은 전압 구동형이기 때문에 전류 구동형인 전력용 바이폴라 트랜지스터에 비해 구동 회로가 간단하고 입력 임피던스가 매우 크다는 장점이 있다. 또한 전력용 모스펫은 다수 반송자 소자이기 때문에 소수 반송자 소자인 전력용 바이폴라 트랜지스터에 비해 전하 축적 현상이 없어서 스위칭 속도가 매우 빨라서 고주파 응용에 적합하다. 이러한 장점들을 바탕으로 전력용 모스펫은 집적 회로에도 응용이 되는 데, 이 경우에는 특히 수평형 전력용 모스펫이라고 하여, 수직 이중 확산형 전력용 모스펫이 드레인 전극을 웨이퍼의 이면에 가지는 것과 달리 소스, 게이트 및 드레인 전극이 모두 웨이퍼의 동일 면에 구성되는 것이 특징이다.
도 1 과 같이 수평형 전력용 모스펫은 게이트(40)를 중심으로 양쪽에 소스 및 드레인 전극(60)을 구비하고 있다. 이러한 소자의 경우 중요한 전기적 특성은 에피택셜층의 농도와 길이에 의해 결정되는 데, 에피택셜층의 농도가 높아지고 수평 방향의 길이가 짧아질수록 소자의 도통 저항은 낮아지지만 동시에 항복 전압도 낮아지게 된다. 반대로 에피택셜층의 농도가 낮아지고 수평 방향의 길이가 길어질수록 소자의 항복 전압은 높아져서 좋은 특성을 보이게 되지만 동시에 소자의 도통 저항은 높아져서 소자 동작시에 전력 소모가 많아지게 된다. 즉 도통 저항은 낮을수록, 항복 전압은 높을수록 유리하나, 종래 기술에 있어서 이 두 가지 특성을 모두 만족시키는 것은 사실상 불가능하였다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 서로 다른 농도를 가지는 이중의 에피택셜층을 형성함과 아울러 상기 이중의 에피택셜층 사이에 불순물 매몰 영역을 형성함으로써, 우수한 도통 저항 특성 및 우수한 항복 전압 특성을 동시에 가지는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자는, 반도체 기판의 상부에 형성된 제 1 도전형의 제 1 에피택셜층; 상기 제 1 에피택셜층의 상부에 형성된, 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층; 상기 제 1 및 제 2 에피택셜층 사이에 매몰된 제 2 도전형의 제 1 확산 영역; 상기 제 2 에피택셜층 상부의 소정 영역에 형성된 게이트 절연막; 상기 게이트 절연막 상부의 소정 영역에 형성된 게이트 전극; 상기 제 2 에피택셜층 상부의 소정 영역에서 도핑되어, 수직 방향으로는 상기 제 2 에피택셜층을 통과하여 상기 제 1 에피택셜층의 상층부까지, 수평 우측 방향으로는 상기 게이트 전극의 우측 직하부까지 확산되고, 상기 제 1 확산 영역으로부터 소정 거리만큼 이격된 제 2 도전형의 제 2 확산 영역; 상기 제 2 확산 영역내에서 상기 게이트 전극의 좌측 직하부를 포함하여 형성된 제 1 도전형의 제 3 확산 영역; 및 상기 게이트 전극을 중심으로 하여 상기 제 3 확산 영역의 반대편에 상기 제 3 확산 영역으로부터 소정 거리만큼 이격되어 형성된 제 1 도전형의 제 4 확산 영역을 구비하는 것을 특징으로 한다.
본 발명의 제 1 제조 방법은, 반도체 기판의 상부에 제 1 도전형의 제 1 에피택셜층을 성장시킨 후, 불순물 매몰 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하는 제 1 단계; 상기 결과물의 상부에 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층을 성장시키는 제 2 단계; 상기 결과물의 상부에 순차적으로 게이트 절연막과 도전층을 형성한 후, 소정 영역에서 상기 도전층을 식각하여 게이트 전극을 형성하는 제 3 단계; 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴을 형성하고, 제 2 도전형의 불순물을 도핑하는 제 4 단계; 및 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 1 도전형의 불순물을 도핑하는 제 5 단계를 구비하는 것을 특징으로 한다.
본 발명의 제 2 제조 방법은, 반도체 기판의 상부에 제 1 도전형의 제 1 에피택셜층을 성장시킨 후, 두 개의 불순물 매몰 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하는 제 1 단계; 상기 결과물의 상부에 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층을 성장시키는 제 2 단계; 상기 결과물의 상부에 순차적으로 게이트 절연막과 도전층을 형성한 후, 소정 영역에서 상기 도전층을 식각하여 게이트 전극을 형성하는 제 3 단계; 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하여, 상기 도핑에 의하여 형성되는 베이스 영역과 상기 두 개의 불순물 매몰 영역 중 좌측 영역이 접합되도록 하는 제 4 단계; 및 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 1 도전형의 불순물을 도핑하는 제 5 단계를 구비하는 것을 특징으로 한다.
도 1 은 종래의 수평형 전력용 모스펫의 개략적인 구조를 보이는 단면도.
도 2 는 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 개략적인 구조를 보이는단면도.
도 3 은 본 발명의 일 실시예로서, SOI(silicon on insulator) 웨이퍼 상에 형성된 수평형 전력용 모스펫의 개략적인 구조를 보이는단면도.
도 4 는 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 전류-전압 특성 그래프.
도 5 는 종래의 수평형 전력용 모스펫의 도통 저항과 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 도통 저항을 비교한 그래프.
도 6 은 본 발명의 일 실시예로서의 수평형 전력용 모스펫에 있어서, 매몰 영역이 없는 경우의 항복 전압과 하나의 매몰 영역을 가질 때 게이트 영역과 매몰 영역과의 이격 거리에 따른 항복 전압을 비교한 그래프.
도 7 내지 도 14 는 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 제 1 제조 공정도.
도 15 내지 도 18 은 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 제 2 제조 공정도의 일부.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판 11, 50 : 절연막
20 : 제 1 에피택셜층 21 : 산화막
25 : 제 2 에피택셜층 30 : 게이트 절연막
40 : 게이트 전극 41, 46 : 제 1 확산 영역
42 : 제 2 확산 영역 43 : 제 3 확산 영역
44 : 제 4 확산 영역 45 : 포토레지스트
60 : 전극
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.
수평형 전력용 모스펫의 도통 저항을 낮게 함과 동시에 항복 전압을 높이기 위해 도 2 와 같은 새로운 구조의 소자를 제안하게 되었다. 본 발명에 의한 소자의 상기 특성들에 따라서 단위 셀의 기본 크기 및 단위 셀의 배치 필요 숫자 등을 결정하는 것은 통상의 수평형 전력용 모스펫의 경우와 같다.
표면에 위치한 고농도의 제 2 에피택셜층(25)과 바로 아래쪽에 위치한 저농도의 제 1 에피택셜층(20)을 형성하게 되면, 소자의 도통시에 반송자는 웨이퍼의 표면쪽을 따라서 주로 이동하기 때문에 소자의 도통 저항 특성은 표면부의 고농도의 제 2 에피택셜층(25)에 의해 주로 결정된다. 통상의 소자와 비교할 때 제안된 소자의 경우, 고농도의 에피택셜층(25)의 하부에 저농도의 에피택셜층(20)을 가지고 있기 때문에 도통 저항 특성에 있어서는 불리하지만 상술한 바와 같이 그 영향은 미미하다. 도 4 는 통상의 소자 및 제안된 소자의 도통 저항을 비교한 것으로서, 제안된 소자에 있어서는, 베이스 영역과 드레인 영역의 접합면(이하 ‘주 접합면’이라 한다)으로부터 매몰 영역(41)까지의 거리(이하‘매몰 영역 이격 거리’라 한다)가 3, 5, 8, 10μm 인 경우의 도통 저항이 표시되어 있다. 매몰 영역 이격 거리가 5μm 인 제안된 소자의 경우, 통상의 소자에 비해 도통 저항이 단지 13％ 증가에 그치고 있음을 알 수 있다.
주 접합면이 두 개의 에피택셜층에 동시에 형성되어 있으므로, 역방향 전압이 인가될 경우에 공핍층은 상부의 고농도의 에피택셜층(25)으로뿐 만 아니라 하부의 저농도의 에피택셜층(20)으로도 뻗어나가게 된다. 상술한 바와 같이 항복 전압은 에피택셜층의 농도에 반비례하기 때문에, 고농도의 에피택셜층(25) 하나만 가진 경우에 비해 본 발명에 있어서 항복 전압이 약간 상승하는 효과가 있다. 그러나 이러한 경우에 항복 전압의 상승폭은 그다지 크지 않다. 두 개의 에피택셜층에 p 형 불순물 영역(42)이 형성될 때, 에피택셜층들의 농도 차이에 의한 확산 속도 차이에 의해서, 주 접합면이 완만한 곡선을 이루지 못하고 도 2 와 같이 뾰족한 형상을 하게 된다. 이 부분에 전계 집중이 발생하여 항복 전압 상승 효과가 상당 부분 감소하게 되는 것이다. 이러한 문제점을 보완하기 위해 에피택셜층들의 접합부에, 주 접합면으로부터 소정 거리에 위치한 매몰된 p 형 불순물 영역(41)을 형성하게 된다. 이 매몰 영역(41)이 역방향 전압 인가시에 floating guard ring 과 같은 역할을 하게 되어 공핍층이 쉽게 넘어가게 되고, 따라서 이 부분에서의 전계 집중을 상당 부분 완화시키게 되어 항복 전압이 상승하게 된다. 상술한 매몰 영역 이격 거리가 얼마냐에 따라 항복 전압이 변하게 되는 데, 이것은 이 거리에 따라 전계가 달라지게 되고 결국 항복 전압이 달라지게 되기 때문이다. 도 5 는 매몰 영역(41)이 없는 경우 및 매몰 영역(41)이 있을 때 매몰 영역 이격 거리가 각각 3, 5, 8, 10μm 인 경우의 항복 전압을 시뮬레이션으로 확인한 것이다. 매몰 영역(41)이 없는 경우에는 약 60 V , 매몰 영역 이격 거리가 5μm 인 경우에는 115 V 정도로서 매몰 영역(41)이 없는 경우보다 두 배 정도 항복 전압이 상승함을 알 수 있다.
본 발명의 일 실시예에 대한 제 1 제조 방법을 도 7 내지 도 14 및 도 2 에 따라 상세히 설명하면 다음과 같다.
반도체 기판(10)의 상부에 n형의 제 1 에피택셜층(20)을 성장시킨 후, 그 결과물의 상부에 산화막(21)을 형성한다. 이 때 상기 제 1 에피택셜층의 농도는 1×1013/cm3, 두께는 20μm 로 한다. 상기 산화막(21) 상부에 p형 불순물 매몰 영역(41)의 형성을 위한 포토레지스트 패턴을 형성하고 p형 불순물을 이온 주입 또는 predeposition 등의 방법으로 주입하여 제 1 확산 영역(41)을 형성한다(도 7 참조). 이 때 상기 제 1 확산 영역의 표면 농도는 1×1018/cm3이 되게 한다. 상기 결과물에서 산화막(21)을 제거한 후, 그 상부에 상기 제 1 에피택셜층(20)의 농도보다 고농도의 n형 제 2 에피택셜층(25)을 성장시킨다. 이 때 상기 제 2 에피택셜층의 농도는 1×1015/cm3, 두께는 5μm 로 한다. 이 공정에 의해서 상기 제 1 확산 영역(41)이 추가의 확산에 의해 매몰 영역(41)을 이루게 된다(도 8 참조). 상기 결과물의 상부에 순차적으로 게이트 절연막(30)과 폴리실리콘층을 형성한 후, 게이트 전극(40) 형성을 위한 포토레지스트 패턴을 형성하고 상기 폴리실리콘층을 선택적으로 식각하여 게이트 전극(40)를 형성한다(도 9 참조). 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고, p형의 불순물을 주입(도 10 참조)하고 확산시켜 p형의 제 2 확산 영역(42)을 형성한다(도 11 참조). 이 때 상기 제 2 확산 영역의 표면 농도는 3×1017/cm3, 두께는 6 내지 7μm 가 되게 한다. 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고 n형의 불순물을 이온 주입 등의 방법으로 주입(도 12 참조)하고 확산시켜 n형의 제 3 및 제 4 확산 영역(43, 44)을 동시에 형성한다(도 13 참조). 이 때 상기 제 3 및 제 4 확산 영역의 표면 농도는 5×1019/cm3, 두께는 1μm 가 되게 하며, 상기 결과물에 있어서 제 1 확산 영역의 길이는 3 내지 5μm, 두께는 1 내지 2μm 가 된다. 이 후 통상의 공정에 따라 절연막(50)과 금속 전극(60)을 형성한다(도 14 및 도 2 참조).
본 발명의 일 실시예에 대한 제 2 제조 방법을 도 15 내지 도 18, 도 11 내지 도 14 및 도 2 에 따라 상세히 설명하면 다음과 같다.
반도체 기판(10)의 상부에 n형의 제 1 에피택셜층(20)을 성장시킨 후, 그 결과물의 상부에 산화막(21)을 형성한다. 상기 산화막(21) 상부에 두 개의 p형 불순물 영역의 형성을 위한 포토레지스트 패턴을 형성하고 p형 불순물을 이온 주입 또는 predeposition 등의 방법으로 주입하여 두 개의 제 1 확산 영역(41, 46)을 형성한다(도 15 참조). 상기 결과물에서 산화막(21)을 제거한 후, 그 상부에 상기 제 1 에피택셜층(20)의 농도보다 고농도의 n형 제 2 에피택셜층(25)을 성장시킨다. 이 때 상기 두 개의 제 1 확산 영역(41, 46)이 추가의 확산에 의해 매몰 영역(41, 46)을 이루게 된다(도 16 참조). 상기 결과물의 상부에 순차적으로 게이트 절연막(30)과 폴리실리콘층을 형성한 후, 게이트 전극(40) 형성을 위한 포토레지스트 패턴을 형성하고 상기 폴리실리콘층을 선택적으로 식각하여 게이트 전극(40)을 형성한다(도 17 참조). 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고 p형의 불순물을 주입(도 18 참조)하고 확산시켜, 상기 확산에 의하여 형성되는 p형 베이스 영역과, 상기 두 개의 p형 불순물 매몰 영역 중 좌측 영역(46)이 접합되도록 한다. 이렇게 형성된 p형 불순물 영역이 제 2 확산 영역(42)을 이룬다(도 11 참조). 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고 n형의 불순물을 이온 주입 등의 방법으로 주입(도 12 참조)하고 확산시켜 n형의 제 3 및 제 4 확산 영역(43, 44)을 동시에 형성한다(도 13 참조). 이 후 통상의 공정에 따라 절연막(50)과 금속 전극(60)을 형성한다(도 14 및 도 2 참조).
반도체 기판(10)과 제 1 에피택셜(20)층 사이에 절연막(11)이 개재된 SOI(silicon on insulator) 웨이퍼 상에, 본 발명의 제 1 및 제 2 제조 방법을 적용한 것도 본 발명의 실시예에 속한다(도 3 참조).
본 발명은, 서로 농도가 다른 이중의 에피택셜층 및 매몰 영역을 형성하고 매몰 영역 이격 거리를 최적화함으로써, 도통 저항과 항복 전압 사이의 trade-off 관계를 대폭 개선하여, 도통 저항은 미미한 증가만을 가지도록 하면서 항복 전압은 상당 부분 상승시킬 수 있다.

Claims (14)

  1. 반도체 기판의 상부에 형성된 제 1 도전형의 제 1 에피택셜층; 상기 제 1 에피택셜층의 상부에 형성된, 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층; 상기 제 1 및 제 2 에피택셜층 사이에 매몰된 제 2 도전형의 제 1 확산 영역; 상기 제 2 에피택셜층 상부의 소정 영역에 형성된 게이트 절연막; 상기 게이트 절연막 상부의 소정 영역에 형성된 게이트 전극; 상기 제 2 에피택셜층 상부의 소정 영역에서 도핑되어, 수직 방향으로는 상기 제 2 에피택셜층을 통과하여 상기 제 1 에피택셜층의 상층부까지, 수평 우측 방향으로는 상기 게이트 전극의 우측 직하부까지 확산되고, 상기 제 1 확산 영역으로부터 소정 거리만큼 이격된 제 2 도전형의 제 2 확산 영역; 상기 제 2 확산 영역내에서 상기 게이트 전극의 좌측 직하부를 포함하여 형성된 제 1 도전형의 제 3 확산 영역; 및 상기 게이트 전극을 중심으로 하여 상기 제 3 확산 영역의 반대편에 상기 제 3 확산 영역으로부터 소정 거리만큼 이격되어 형성된 제 1 도전형의 제 4 확산 영역을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 반도체 기판과 상기 제 1 에피택셜층 사이에 절연막이 개재되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 전극은 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 에피택셜층의 농도는 1×1013/cm3, 상기 제 2 에피택셜층의 농도는 1×1015/cm3인 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 에피택셜층의 두께는 20μm, 상기 제 2 에피택셜층의 두께는 5μm 인 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 확산 영역의 길이는 3 내지 5μm, 두께는 1 내지 2μm 인 것을 특징으로 하는 반도체 소자.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 확산 영역은 상기 제 2 확산 영역으로부터 5μm 이격되어 있음을 특징으로 하는 반도체 소자.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 확산 영역의 표면 농도는 3×1017/cm3, 상기 제 3 및 제 4 확산 영역의 표면 농도는 5×1019/cm3인 것을 특징으로 하는 반도체 소자.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 확산 영역의 두께는 6 내지 7μm, 상기 제 3 및 제 4 확산 영역의 두께는 1μm 인 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판의 상부에 제 1 도전형의 제 1 에피택셜층을 성장시킨 후, 불순물 매몰 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하는 제 1 단계; 상기 결과물의 상부에 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층을 성장시키는 제 2 단계; 상기 결과물의 상부에 순차적으로 게이트 절연막과 도전층을 형성한 후, 소정 영역에서 상기 도전층을 식각하여 게이트 전극을 형성하는 제 3 단계; 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴을 형성하고, 제 2 도전형의 불순물을 도핑하는 제 4 단계; 및 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 1 도전형의 불순물을 도핑하는 제 5 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 반도체 기판의 상부에 제 1 도전형의 제 1 에피택셜층을 성장시킨 후, 두 개의 불순물 매몰 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하는 제 1 단계; 상기 결과물의 상부에 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층을 성장시키는 제 2 단계; 상기 결과물의 상부에 순차적으로 게이트 절연막과 도전층을 형성한 후, 소정 영역에서 상기 도전층을 식각하여 게이트 전극을 형성하는 제 3 단계; 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하여, 상기 도핑에 의하여 형성되는 베이스 영역과 상기 두 개의 불순물 매몰 영역 중 좌측 영역이 접합되도록 하는 제 4 단계; 및 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 1 도전형의 불순물을 도핑하는 제 5 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 반도체 기판과 제 1 에피택셜층 사이에 절연막을 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 10 항 또는 제 11 항에 있어서, 상기 도전층은 폴리실리콘층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 10 항 또는 제 11 항의 제 1 단계에 있어서, 상기 도핑된 제 2 도전형의 불순물 영역의 표면 농도는 1×1018/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
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