KR100514398B1 - 실리콘 카바이드 전계제어 바이폴라 스위치 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 180
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 178
- 239000000758 substrate Substances 0.000 claims abstract description 121
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 238000000407 epitaxy Methods 0.000 claims description 339
- 238000000034 method Methods 0.000 claims description 35
- 230000005684 electric field Effects 0.000 claims description 17
- 239000010408 film Substances 0.000 description 32
- 230000000903 blocking effect Effects 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000000969 carrier Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 230000000153 supplemental effect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000006698 induction Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 241001354791 Baliga Species 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- RFAFBXGYHBOUMV-UHFFFAOYSA-N calcium chromate Chemical compound [Ca+2].[O-][Cr]([O-])(=O)=O RFAFBXGYHBOUMV-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- -1 n + silicon carbide Chemical compound 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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- Thyristors (AREA)
- Bipolar Transistors (AREA)
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Abstract
상부표면 및 하부표면을 가지는 제 1 도전형의 벌크 단결정 실리콘 카바이드 기판을 포함하는 전계제어 바이폴라 스위치. 제 2 도전형 실리콘 카바이드로 된 제 1 에피택시층은 상기 기판의 상부표면 상에 형성된다. 제 2 도전형 실리콘 카바이드로 된 제 2 에피택시층은 실리콘 카바이드의 제 1 에피택시층 상에 형성된다. 제 3 도전형 실리콘 카바이드로 된 복수개의 영역이 제 2 에피택시층 내에 형성되어 제 1 에피택시층 내에 게이트 그리드를 형성한다. 제 2 도전형 실리콘 카바이드로 된 제 3 에피택시층은 제 2 에피택시층 상에 형성되고, 제 2 도전형 실리콘 카바이드로 된 제 4 에피택시층은 제 3 에피택시층 상에 형성된다. 제 1 오믹콘택은 제 4 에피택시층 상에 형성되고, 제 2 오믹콘택은 기판의 하부표면 상에 형성된다. 오믹 게이트콘택은 게이트 그리드에 연결되되, 바이어스가 오믹 게이트콘택에 인가될 때 제 1 오믹콘택과 제 2 오믹콘택 사이에 전류흐름을 핀치 오프하기 위하여 오믹 게이트콘택이 게이트 그리드에 연결된다.
Description
본 발명은 전계제어 소자에 대한 것으로서, 보다 상세하게는 실리콘 카바이드에 형성되는 전계제어 소자에 대한 것이다.
보다 빠른 속도, 보다 높은 전력 회로에 대한 요구가 증가함에 따라, 보다 빠른 스위칭 속도, 보다 높은 전류용량(current carrying capability) 및 증가된 역방향 바이어스 항복전압(breakdown voltage)을 가지는 소자에 대한 필요성 또한 증가하게 되었다. 모터와 발전기 제어를 위한 전력 모듈과 점화제어, 산업 로봇, 디스플레이 구동기, 자동인식 및 자동제어를 위한 전자 안정기(electronic ballast)와 같은 장치들은 모두 보다 높은 전력, 보다 높은 속도의 스위치로부터 잇점을 얻을 수 있을 것이다. 불행하게도, 보다 높은 속도의 전력 MOSFET, IGBT 또는 MOS로 제어되는 사이리스터(thyristor)의 현재 성능은, 매우 높은 역방향 바이어스 항복전압, 낮은 누설전류, 낮은 순방향의 온 상태(on-state) 저항 및 높은 스위칭 속도를 창출하는 데 있어서 제한된 성공만을 거두고 있다. 전계제어 사이리스터들이 고전력 소자로써 연구되어져 오고 있으나, 이러한 소자들은 그들의 스위칭 속도에 있어서 한계가 있다. 높은 스위칭 속도를 가지는 고 전력, 고 전류 소자를 생산하기 위해서는 더욱 발전이 요구되어진다.
전계제어 바이폴라 스위치는 3단자 소자로, P-i-N 정류 구조는 음극 단자와 양극 단자 사이의 전류흐름을 제어하기 위해 도입된 게이트 구조물을 가진다. 이러한 소자들은 드리프트 영역 내의 주입된 소수 캐리어들의 높은 레벨 하에서 동작할 수 있기 때문에, 전계제어 사이리스터들은 낮은 순방향 전압강하와 함께 매우 높은 전류밀도에서 동작하게 된다. 불행하게도, 주입된 소수 캐리어들의 높은 레벨 때문에, 전계제어 사이리스터들은 고 주파수에서는 동작을 할 수 없었다. 실제로, 드리프트 영역 내에 저장된 소수 캐리어들은 상기 소자들의 스위칭 속도를 1Mhz 이하로 제한하였다. 실제로, 현재 전계제어 사이리스터들에 대한 전형적으로 사용되는 게이트의 턴 오프 시간은, 소자의 디자인된 항복전압 및 게이팅(gating) 기술에 따라 1μsec 내지 20μsec 사이이다(1987년에 발행된 Baliga, B.J의 "Modern Power Devices"의 196 내지 260 페이지).
Metzler 등에게 최근에 등록된 미국특허 제 5,387,805 호는, 양극으로부터 음극으로의 전류경로가 채널층 내의 보이드 근처 채널영역을 통과하는 전계제어 사이리스터에 대하여 기술하고 있다. 상기 소자는 보이드를 감싸는 p 형 영역을 이용하여 전류를 핀치 오프(pinch off) 시킨다. 하지만, 상기 소자는 400A/㎠ 미만의 전류밀도로 한정되고, 150의 전압 차단게인(voltage blocking gain)을 가지며, 2 내지 10 볼트의 게이트 전압으로 한정된다. 따라서, 상기 소자에 의하여 얻을 수 있는 최대 이론 양극전압은 1500 볼트일 것이다. 또한, Metzler 등은 전계제어 소자들과 관련된 다양한 다른 특허들을 기술하고 있다. 하지만, Metzler 등에 의하여 기술된 것처럼, 이러한 특허들의 어떤 것도 본 발명에 따른 소자들의 특성을 가지는 소자들을 기술하고 있지는 않다.
예를 들어, Baliga에게 허여된 미국특허 제 4,937,644 호는 비대칭 전계 제어 사이리스터를 기술한다. Baliga의 특허는 60보다 큰 DC 차단게인을 가지는 소자를 기술하며 개선된 스위칭 속도를 특허청구하고 있는 데, 소자의 스위칭 속도에 대해서는 어떠한 정보도 제공하고 있지 않다. 상기 소자는 약 2000 볼트까지의 순방향 차단전압으로 한정된다.
그러므로, 보다 높은 항복전압, 낮은 온 상태 저항, 보다 높은 전류용량 및 보다 높은 스위칭 속도를 보이는 높은 성능의 전계제어 소자들을 개발할 필요성이 남아 있다.미국특허 제 5,612,547 호는 6H 실리콘 카바이드로 제조된 실리콘 카바이드 정적유도(static induction) 트랜지스터를 기술한다. 실리콘 카바이드 내에 p/n 정션을 형성하는 데 있어서의 문제들로 기재된 것처럼, 선호되는 정적유도 트랜지스터는 리세스된 쇼트키 장벽 게이트형(recessed Schottky barrier gate type)이다. DE9411601U는 게이트 그리드를 가진 소자들의 도면들을 포함한다. 유럽 특허출원 EP 0701288 A2는 다양한 실리콘 소자들을 기술한다. PCT 공보 WO 95/34915는 실리콘 카바이드 내의 반도체 소자를 기술하며, 실리콘 카바이드 내에 소자들을 형성하는 데 있어서의 문제를 기재한다.
도 1a는 배리드 게이트 그리드(buried gate grid)를 가지는 본 발명의 일 실시예에 대한 단면도이다.
도 1b는 배리드 게이트 그리드와 선택적인 실리콘 카바이드 에피택시층을 가지는 본 발명의 실시예에 대한 단면도이다.
도 2a는 트렌치 내에 형성된 게이트 그리드를 가지는 본 발명의 제 2 실시예에 대한 단면도이다.
도 2b는 트렌치 내의 게이트 그리드와 선택적인 실리콘 카바이드 에피택시층을 가지는 본 발명의 실시예에 대한 단면도이다.
도 3은 양극 싱크 콘택들과 배리드 게이트 그리드를 가지는 본 발명의 제 3 실시예에 대한 단면도이다.
도 4는 양극 싱크 콘택들과 트렌치 내에 형성된 게이트 그리드를 가지는 본 발명의 제 4 실시예에 대한 단면도이다.
도 5는 배리드 게이트 그리드와 터널 산화막을 가지는 본 발명의 제 5 실시예에 대한 단면도이다.
도 6은 터널 산화막과 트렌치 내에 형성된 게이트 그리드를 가지는 본 발명의 제 6 실시예에 대한 단면도이다.
도 7은 트렌치 내에 형성된 게이트 그리드를 가지는 본 발명의 제 7 실시예에 대한 단면도이다.
도 8은 트렌치 내에 형성된 게이트 그리드를 가지는 본 발명의 제 8 실시예에 대한 단면도이다.
도 9는 배리드 게이트 그리드를 가지는 본 발명의 실시예에 대한 평면도이다.
도 10은 트렌치 내에 형성된 게이트를 가지는 본 발명의 다른 실시예에 대한 평면도이다.
전술한 내용을 고려할 때, 본 발명의 일 목적은 현존하는 소자들보다 높은 전류밀도 용량을 가지는 전계제어 소자를 제공하는 것이다. 본 발명의 다른 목적은 종전의 소자들보다 높은 항복전압을 가지는 전계제어 소자를 제공하는 것이다. 본 발명의 또 다른 목적은 종전의 전계제어 소자들에 비하여 개선된 스위칭 속도를 가지는 전계제어 소자를 제공하는 것이다.
이러한 목적들을 고려할 때, 본 발명에 따른 전계제어 바이폴라 스위치의 일 실시예는, 상부표면과 하부표면을 가지는 제 1 도전형으로 된 벌크 단결정 실리콘 카바이드 기판을 포함한다. 제 2 도전형 실리콘 카바이드로 된 제 1 에피택시층이 기판의 상부표면 상에 형성된다. 제 2 도전형 실리콘 카바이드로 된 제 2 에피택시층이 실리콘 카바이드로 된 제 1 에피택시층 상에 형성된다. 제 3 도전형 실리콘 카바이드로 된 복수개의 영역들이 제 2 에피택시층 내에 게이트 그리드(gate grid)를 형성하기 위하여 제 2 에피택시층 내에 형성된다. 제 2 도전형 실리콘 카바이드로 된 제 3 에피택시층이 제 2 에피택시층 상에 형성되고, 제 2 도전형 실리콘 카바이드로 된 제 4 에피택시층이 제 3 에피택시층 상에 형성된다. 제 4 에피택시층은 제 1, 제 2 및 제 3 에피택시층들 내에 존재하는 것보다 높은 도핑농도를 가진다. 제 1 오믹콘택이 제 4 에피택시층 상에 형성되고, 제 2 오믹콘택은 기판의 하부평면 상에 형성된다. 오믹 게이트콘택은, 바이어스가 오믹 게이트콘택에 인가될 때 제 1 오믹콘택과 제 2 오믹콘택 사이의 전류흐름을 핀치 오프하기 위해 게이트 그리드에 연결된다.
본 발명의 다른 실시예에서는, 제 2 에피택시층이 제 1 에피택시층보다 낮은 캐리어 농도를 가진다. 또 다른 실시예에서는, 제 3 에피택시층과 제 1 에피택시층이 실질적으로 동일한 캐리어 농도를 가진다. 또 다른 실시예에서는 제 3 에피택시층과 제 2 에피택시층이 실질적으로 동일한 캐리어 농도를 가진다.
본 발명의 또 다른 실시예에서는, 전계제어 사이리스터가 기판의 상부표면 상에 형성되며 기판과 제 1 에피택시층 사이에 개재된 제 4 도전형의 제 5 에피택시층을 더 포함하는 데, 제 1 에피택시층은 제 5 에피택시층 상에 형성된다.
본 발명에 따른 전계제어 바이폴라 스위치의 특별한 실시예에서는, 제 1 도전형과 제 3 도전형은 p 형의 도전성이고, 제 2 도전형은 n 형의 도전성이다. 이러한 실시예에서는, 제 1 오믹콘택은 음극콘택이고, 제 2 오믹콘택은 양극콘택이다.
본 발명의 또 다른 실시예에서는, 제 1 도전형과 제 3 도전형이 n 형 도전성이다. 그러면, 제 2 도전형은 p 형 도전성이다. 이러한 실시예에서는, 제 1 오믹콘택은 양극콘택이고, 제 2 오믹콘택은 음극콘택이다.
터널 산화막을 포함하는 본 발명의 실시예에서는, 제 1 및 제 2 도전형은 n 형 도전성이고, 제 3 및 제 4 도전형은 p 형 도전성이다. 이러한 소자에서는, 제 1 오믹콘택은 음극콘택이고, 제 2 오믹콘택은 양극콘택이다.
본 발명의 다른 측면에서는 기판, 제 1 , 제 2, 제 3 및 제 4 에피택시층들이 사이리스터의 주변을 정의하는 측벽을 가진 메사(mesa)를 형성한다. 메사의 측벽은 기판 안으로 연장될 수 있다.
싱커(sinker) 양극콘택을 가지는 본 발명의 실시예에서는, 제 1 도전형 실리콘 카바이드로 된 영역들이 기판내 메사의 기저에 형성된다. 그러면, 제 2 오믹콘택에 전기적으로 연결되는 오믹콘택들은 제 1 도전형 실리콘 카바이드로 된 영역들 상에 형성된다.
본 발명의 다른 메사 실시예에서는, 제 1 , 제 2, 제 3, 제 4 및 제 5 에피택시층이 메사를 형성한다. 메사의 측벽은 사이리스터의 주변을 정의한다. 메사의 측벽은 아래쪽으로 제 1, 제 2, 제 3 및 제 4 에피택시층을 통하여 제 5 에피택시층 안으로 연장된다. 선택적으로는, 제 2 오믹콘택에 전기적으로 연결되는 오믹콘택들은 제 5 에피택시층 상의 메사 측벽 기저에서 형성될 수 있다.
또한, 본 발명의 다른 실시예는 메사의 측벽 상에 형성되어 측벽을 보호(passivation)하는 절연막을 포함한다. 또한, 부가적인 실시예들은 4H 다결정형 실리콘 카바이드로 만들어질 수도 있다.
본 발명에 따른 바이폴라 스위치의 또 다른 실시예에서는, 복수개의 트렌치가 제 3 및 제 4 에피택시층 내에 형성된다. 제 2 에피택시층 내에 형성된 제 3 도전형 실리콘 카바이드로 된 복수개의 영역은 복수개의 트렌치 저부에 있다. 그러면, 오믹 게이트콘택은 트렌치 내에 형성된 제 3 도전형 실리콘 카바이드 상에 형성된다. 상기 제 1 오믹콘택과 상기 제 2 오믹콘택 사이의 전류흐름은 바이어스가 오믹 게이트콘택에 인가될 때 그에 의하여 핀치 오프된다.
본 발명의 다른 실시예에서는, 게이트 그리드가 포크모양으로 연결된 복수개의 핑거들(connected interdigited fingers)을 포함한다. 선택적으로는, 오믹 게이트콘택은 게이트 그리드의 포크모양의 핑거들 상에 형성된 포크모양으로 연결된 핑거들을 포함하되, 오믹 게이트콘택의 핑거들이 게이트 그리드의 핑거들과 실질적으로 평행하도록 포함한다. 그러한 경우에 있어서, 제 1 오믹콘택은 제 4 에피택시층 상에 형성되며 오믹 게이트콘택의 핑거들 사이에 산재된 포크모양으로 연결된 복수개의 핑거들을 포함할 수 있다.
본 발명의 다른 실시예에서는, 고전압, 고전류의 전계제어 바이폴라 스위치가 상부표면과 하부표면을 구비하는 제 1 도전형의 벌크 단결정 실리콘 카바이드 기판을 포함한다. 제 2 도전형 실리콘 카바이드로 된 제 1 에피택시층은 기판의 상부표면 상에 형성된다. 제 3 도전형 실리콘 카바이드로 된 복수개의 영역들은, 제 1 에피택시층 내에 게이트 그리드를 형성하기 위하여 제 1 에피택시층 내에 형성된다. 제 2 도전형 실리콘 카바이드로 된 제 2 에피택시층은 실리콘 카바이드로 된 상기 에피택시층 상에 형성된다. 제 2 에피택시층 상의 제 2 도전형 실리콘 카바이드로 된 제 3 에피택시층은 제 1 에피택시층 내에 존재하는 것보다 높은 캐리어 농도를 가진다. 제 1 오믹콘택은 제 3 에피택시층 상에 형성되고, 제 2 오믹콘택은 기판의 하부표면 상에 형성된다. 게이트 그리드에 연결된 오믹 게이트콘택은, 바이어스가 오믹 게이트콘택에 인가될 때 제 1 오믹콘택과 제 2 오믹콘택 사이의 전류흐름에 대한 핀치 오프를 고려한다.
본 발명의 또 다른 실시예는, 제 2 에피택시층과 제 1 에피택시층이 근사적으로 동일한 캐리어 농도를 가지는 전계제어 바이폴라 스위치를 제공한다.
본 발명의 또 다른 실시예에서는, 제 4 도전형으로 된 제 3 에피택시층이 제공된다. 제 4 에피택시층은 기판의 상부표면 상에 형성되며, 기판과 제 1 에피택시층 사이에 개재된다. 그러므로, 제 1 에피택시층은 제 4 에피택시층 상에 형성된다.
본 발명의 특별한 실시예에서는, 제 1 도전형과 제 3 도전형은 p 형 도전성이고 제 2 도전형은 n 형 도전성이다. 그러한 경우에, 제 1 오믹콘택은 음극콘택이고, 제 2 오믹콘택은 양극콘택이다. 본 발명의 또 다른 실시예에서는, 제 1 도전형과 제 3 도전형은 n 형 도전성이고 제 2 도전형은 n 형 도전성이다. 그러한 경우에, 제 1 오믹콘택은 양극콘택이고 제 2 오믹콘택은 음극콘택이다. 본 발명의 또 다른 실시예에서는, 제 1 및 제 2 도전형은 n 형 도전성이고 제 3 및 제 4 도전형은 p 형 도전성이다. 그러한 경우에, 제 1 오믹콘택은 음극콘택이고 제 2 오믹콘택은 양극콘택이다.
본 발명의 다른 측면에서는, 기판과 제 1, 제 2 및 제 3 에피택시층이 사이리스터의 주변을 정의하는 측벽을 가지는 메사를 형성한다. 메사의 측벽은 아래쪽으로 연장되어 기판 안으로 연장된다. 메사를 가진 본 발명의 다른 측면에서는, 제 1 도전형 실리콘 카바이드로 된 영역들이 기판 내 메사의 저부에서 형성된다. 제 2 오믹콘택과 전기적으로 연결되는 오믹콘택들은 소자에 대한 싱커 콘택을 제공하기 위하여 제 1 도전형 실리콘 카바이드로 된 영역들 상에 형성된다.
선택적인 제 4 에피택시층을 가지는 본 발명의 실시예에서는, 제 1, 제 2, 제 3 및 제 4 에피택시층이 사이리스터의 주변을 정의하는 측벽을 가지는 메사를 형성한다. 메사의 측벽은 아래쪽으로 제 1, 제 2 및 제 3 에피택시층을 통하여 연장되어, 제 4 에피택시층까지 또는 제 4 에피택시층 안으로 연장된다. 그러한 소자의 다른 측면에서는, 제 2 오믹콘택과 전기적으로 연결되는 오믹콘택들이 소자에 대한 싱커 콘택을 제공하기 위하여 제 4 에피택시층 상의 메사 측벽 저부에서 형성된다.
메사를 가지는 소자들에 있어서, 다른 실시예들은 메사의 측벽 상에 형성되어 측벽을 보호하는 절연막을 포함한다.
본 발명의 다른 실시예는 제 2 및 제 3 에피택시층 내에 형성된 복수개의 트렌치를 더 포함한다. 제 3 도전형 실리콘 카바이드로 된 복수개의 영역들이 제 1 에피택시층 내의 복수개의 트렌치 저부에서 형성된다. 그러면, 오믹 게이트콘택은 트렌치 내에 형성된 제 3 도전형 실리콘 카바이드 상에 형성된 오믹 게이트콘택을 포함한다.
다른 실시예에서는, 게이트 그리드는 포크모양으로 연결된 복수개의 핑거들을 포함한다. 다른 실시예에서는, 오믹 게이트콘택은, 게이트 그리드의 포크모양의 핑거들 상에 형성된 포크모양으로 연결된 복수개의 핑거들을 포함하되, 오믹 게이트콘택의 핑거들이 게이트 그리드의 핑거들과 실질적으로 평행하도록 포함한다. 그러한 경우에, 제 1 오믹콘택은 제 3 에피택시층 상에 형성되며 오믹 게이트콘택의 핑거들 사이에 산재된 포크모양으로 연결된 복수개의 핑거들을 포함한다.
본 발명의 부가적인 다른 실시예는, 상부표면과 하부표면을 가지는 제 1 도전형의 벌크 단결정 실리콘 카바이드 기판을 포함하는 고전압, 고전류 전계제어 바이폴라 스위치를 제공한다. 제 2 도전형 실리콘 카바이드로 된 제 1 에피택시층은 기판의 상부표면 상에 형성된다. 제 2 도전형 실리콘 카바이드로 된 제 2 에피택시층은 제 1 에피택시층 상에 형성된다. 제 2 에피택시층은 제 1 에피택시층 내에 존재하는 것보다 높은 캐리어 농도를 가진다. 복수개의 트렌치가 제 2 에피택시층을 통하여 제 1 에피택시층 안으로 형성된다. 제 3 도전형 실리콘 카바이드로 된 복수개의 영역이, 제 1 에피택시층 내에서 게이트 그리드를 형성하기 위하여 제 1 에피택시층 내 복수개의 트렌치 저부에서 형성된다. 제 1 오믹콘택은 제 2 에피택시층 상에 형성되고, 제 2 오믹콘택은 기판의 하부표면 상에 형성된다. 오믹 게이트콘택은, 오믹 게이트콘택에 바이어스가 인가될 때 제 1 오믹콘택과 제 2 오믹콘택 사이의 전류흐름을 핀치 오프하기 위해 트렌치 내의 제 3 도전형 실리콘 카바이드 영역들 상에 형성된다.
본 발명의 다른 실시예는 기판의 상부표면 상에 형성되며 기판과 제 1 에피택시층 사이에 개재된 제 4 도전형 실리콘 카바이드로 된 제 3 에피택시층을 포함한다. 제 1 에피택시층은 제 3 에피택시층 상에 형성된다.
본 발명의 다른 실시예에서는, 제 1 및 제 3 도전형은 p 형 도전성이고 제 2 도전형은 n 형 도전성이다. 그러면, 제 1 오믹콘택은 음극콘택이고 제 2 오믹콘택은 양극콘택이다. 또는, 제 1 및 제 3 도전형은 n 형 도전성이고, 제 2 도전형은 p 형 도전성이다. 그러면, 제 1 오믹콘택은 양극콘택이고 제 2 오믹콘택은 음극콘택이다. 터널 산화막의 다른 실시예에서는, 제 1 및 제 2 도전형은 n 형 도전성이고, 제 3 및 제 4 도전형은 p 형 도전성이다. 그러면, 제 1 오믹콘택은 음극콘택이고 제 2 오믹콘택은 양극콘택이다.
본 발명의 메사 실시예에서는, 기판과 제 1 및 제 2 에피택시층은 상기 트랜지스터의 주변을 정의하는 측벽을 가지는 메사를 형성한다. 메사의 측벽은 아래쪽으로 연장되어 기판 안으로 연장된다. 메사 소자의 다른 측면에서는, 메사 측벽 상에 형성되어 측벽을 보호하는 절연막을 포함한다.
본 발명의 다른 측면에서는, 게이트 그리드는 포크모양으로 연결된 복수개의 핑거들을 포함한다. 본 발명의 부가적인 포크모양의 구조에서는, 오믹 게이트콘택이 게이트 그리드의 포크모양의 핑거들 상에 형성된 포크모양으로 연결된 복수개의 핑거들을 포함하되, 오믹 게이트콘택의 핑거들이 게이트 그리드의 핑거들과 실질적으로 평행하도록 포함한다. 그러면, 제 1 오믹콘택은 제 2 에피택시층 상에 형성되며 오믹 게이트콘택의 핑거들 사이에 산재된 포크모양으로 연결된 복수개의 핑거들을 포함한다.
전술한 내용과 본 발명의 다른 목적들, 장점들 및 특징들과 본 발명이 달성되는 방식은, 바람직하며 예시적인 실시예를 도시하는 첨부된 도면과 관련된 이하의 본 발명의 상세한 설명을 고려하면 보다 명백해질 것이다.
이후에는, 본 발명의 바람직한 실시예들이 도시된 첨부한 도면을 참조하여 본 발명이 보다 완전하게 기술될 것이다. 하지만, 본 발명은 많은 다른 형태로 실시될 수 있으며, 이하에서 설명되는 실시예들로 한정되는 것으로 해석되어서는 안 된다. 오히려, 상기 실시예들은 이 개시가 기술분야에서 숙련된 자에게 완전하며 본 발명의 범위를 충분하게 전달하도록 제공되는 것이다. 전체를 통하여 동일한 번호는 동일한 요소를 지칭한다.
도 1a는 본 발명에 따른 고전압, 고전류 전계제어 바이폴라 스위치를 도시한다. 도 1a에 도시된 바와 같이, 상부표면과 하부표면을 가진 제 1 도전형의 벌크 단결정 실리콘 카바이드 기판(10)은, 기판(10)의 상부표면 상에 형성된 제 2 도전형의 실리콘 카바이드의 제 1 에피택시층(20)을 구비한다. 제 2 도전형의 실리콘 카바이드로 된 제 2 에피택시층(22)은 제 1 에피택시층(20)상에 형성된다. 제 2 에피택시층(22) 내에서 게이트 그리드(30)를 형성하는 제 3 도전형 실리콘 카바이드로 된 복수개의 영역은 제 2 에피택시층(22) 내에 형성된다. 제 2 도전형 실리콘 카바이드로 된 제 3 에피택시층(24)이 제 2 에피택시층(22) 상에 형성된다. 도 1a에 도시된 바와 같이, 제 2 도전형 실리콘 카바이드로 된 제 4 에피택시층(26)이 제 3 에피택시층(24) 상에 형성된다. 상기 제 4 에피택시층(26)은 제 1 에피택시층(20), 제 2 에피택시층(22) 또는 제 3 에피택시층(24) 내에 존재하는 것보다 높은 캐리어 농도를 가진다.
제 1 오믹콘택(42)은 제 4 에피택시층 상에 형성되며 기판과 에피택시층들의 도전형에 따라서 음극콘택 또는 양극콘택일 수 있다. 제 2 오믹콘택(40)은 기판(10)의 하부표면 상에 형성되며, 양극일 수도 있고 음극일 수도 있다. 오믹 게이트콘택은 3차원적으로 형성되며, 도 9에 게이트콘택(46)으로서 도시되어 있다. 상기 게이트콘택(46)은 제 2 에피택시층(22)내에 형성된 복수개의 영역(30)을 콘택하도록 형성되어, 바이어스가 오믹 게이트콘택(46)에 인가될 때 제 1 오믹콘택(42)과 제 2 오믹콘택(40) 사이의 전류흐름을 핀치 오프한다.
도 1a에 도시된 바와 같이, 에피택시 구조물은 바이폴라 스위치의 주변을 정의하는 측벽(37)을 가지는 메사(36)로 선택적으로 형성된다. 바람직하게는, 측벽(37)은 에피택시층들 각각을 통하여 기판(10) 안으로 연장된다. 선택적으로는, 측벽을 보호하는 절연막(38)이 메사의 측벽 상에 형성되며, 메사 상부표면의 실리콘 카바이드로 된 노출된 영역들 위에서 제 1 오믹콘택(42)까지 및 기판(10)의 메사 저부 위로 연장된다.
도 1b는 본 발명에 따른 배리드 게이트 전계제어 사이리스터의 다른 실시예를 도시한다. 도 1b는 선택적인 제 4 도전형으로 된 제 5 에피택시층(12)을 도시한다. 제 5 에피택시층(12)은 기판(10)의 상부표면 상에 형성되며, 기판(10)과 제 1 에피택시층(20) 사이에 개재된다. 그러므로, 제 1 에피택시층(20)은 제 5 에피택시층(12) 상에 형성된다.
도 1b는 또한 바이폴라 스위치의 주변을 정의하는 측벽(37)을 가지는 메사로 선택적으로 형성된 에피택시 구조물을 도시한다. 바람직하게는, 측벽(37)은 에피택시층들의 각각을 통하여 기판(10) 안으로 연장된다. 선택적으로는, 메사(36)의 측벽(37)은 제 1, 제 2, 제 3 및 제 4 에피택시층(20, 22, 24 및 26)을 통하여 제 5 에피택시층(12)까지 또는 제 5 에피택시층(12) 안으로 연장된다. 그러면, 절연막(38)은 측벽을 보호하기 위하여 메사의 측벽 상에 형성될 수 있으며, 메사의 상부표면 위에서 제 1 오믹콘택(42) 까지 및 제 5 에피택시층(12)에서의 메사 저부 위로 연장될 수 있다.
도 1a의 바이폴라 스위치는 p 형 도전성 기판을 가지고 형성될 수 있고, n 형 도전성 기판을 이용하여 형성될 수도 있다. 기판(10)이 p 형 도전성 실리콘 카바이드로 형성된 경우라면, 제 1 도전형 및 제 3 도전형은 p 형 실리콘 카바이드가 된다. 제 2 도전형 실리콘 카바이드는 n 형 실리콘 카바이드일 것이다. 그러한 경우에, 제 1 에피택시층(20), 제 2 에피택시층(22), 제 3 에피택시층(24) 및 제 4 에피택시층(26)은 n 형 도전성 실리콘 카바이드일 것이고, 기판(10) 및 배리드 게이트를 형성하는 게이트 그리드(30)의 복수개의 영역은 p 형 도전성 실리콘 카바이드일 것이다. 이러한, p-n 전계제어 바이폴라 스위치에 있어서는, 제 2 오믹콘택(40)은 양극콘택일 것이고, 제 1 오믹콘택(42)은 음극콘택일 것이다.
이 실시예에 있어서, 전계제어 바이폴라 스위치의 배리드 게이트를 형성하는 게이트 그리드(30)와 기판(10)은, 바람직하게는 p+ 형 도전성 실리콘 카바이드로 형성된다. 여기에서 사용되는 것처럼, n+ 또는 p+ 는 동일 또는 다른 에피택시층의 주변 또는 다른 영역들 또는 기판 내에 존재하는 것보다 높은 캐리어 농도에 의하여 정의되는 영역들을 지칭한다. 제 1 에피택시층(20)은, 바람직하게는 n- 실리콘 카바이드로 형성되고 제 4 에피택시층(26)은, 바람직하게는 n+ 실리콘 카바이드로 형성된다. 제 2 에피택시층(22)은 약하게 도핑된, 즉 제 1 에피택시층(20) 보다 바람직하게는 더욱 낮은 캐리어 농도를 가지는 n- 실리콘 카바이드로 형성될 수 있다. 따라서, 배리드 게이트를 형성하는 게이트 그리드(30)의 복수개의 영역은, 바람직하게는 가장 낮은 캐리어 농도를 가지는 에피택시층 내에 형성된다. 제 3 에피택시층(24)은 제 1 에피택시층(20)과 실질적으로 동일한 캐리어 농도를 가질 수 있거나, 제 2 에피택시층(22)과 실질적으로 동일한 캐리어 농도를 가질 수 있다.
도 1b의 소자의 경우, 선택적인 제 4 도전형의 제 5 에피택시층(12)은 세게 도핑된 p+ 실리콘 카바이드와 같은 p 형 도전성 실리콘 카바이드일 수 있다. 또는, n+ 실리콘 카바이드와 같은 제 1 도전형 n 형 실리콘 카바이드를 형성함으로써 터널 산화막 구조물이 도 1b의 소자를 이용하여 얻어질 수 있다. 그러한 소자에 있어서, 기판(10) 및 제 5 에피택시층(12)은 터널 다이오드를 형성한다. 본 발명의 이러한 실시예는 도 5에 도시된다.
또한, 상기에서 기술된 것들에 대한 보충적인 소자들은 n 형 기판의 사용에 의하여 형성될 수 있다. 보충적인 소자의 경우에, 제 1 도전형 및 제 3 도전형은 n 형 실리콘 카바이드이다. 제 2 도전형 실리콘 카바이드는 p 형 실리콘 카바이드이다. 따라서, 보충적인 소자에 있어서, 제 1 에피택시층(20), 제 2 에피택시층(22), 제 3 에피택시층(24) 및 제 4 에피택시층(26)은 p 형 도전성 실리콘 카바이드일 것이고, 기판(10) 및 배리드 게이트를 형성하는 게이트 그리드(30)의 복수개의 영역은 n 형 도전성 실리콘 카바이드일 것이다. 이 보충적인 소자에 있어서, 제 2 오믹콘택(40)은 음극콘택일 것이고 제 1 오믹콘택(42)은 양극콘택일 것이다.
이 보충적인 실시예에 있어서, 전계제어 바이폴라 스위치의 배리드 게이트를 형성하는 게이트 그리드(30)의 복수개의 영역 및 기판(10)은, 바람직하게는 n+ 형 도전성 실리콘 카바이드로 형성된다. 제 1 에피택시층(20)은, 바람직하게는 p- 실리콘 카바이드로 형성되고 제 4 에피택시층(26)은, 바람직하게는 p+ 실리콘 카바이드로 형성된다. 제 2 에피택시층(22)은 약하게 도핑된, 즉 p- 실리콘 카바이드로 형성될 수 있으나, 바람직하게는 제 1 에피택시층(20) 보다는 낮은 캐리어 농도를 가진다. 따라서, 배리드 게이트를 형성하는 게이트 그리드(30)의 복수개의 영역은, 바람직하게는 가장 낮은 캐리어 농도를 가지는 에피택시층 내에 형성된다. 제 3 에피택시층(24)은 제 1 에피택시층(20)과 실질적으로 동일한 캐리어 농도를 가질 수 있거나, 제 2 에피택시층(22)과 실질적으로 동일한 캐리어 농도를 가질 수 있다.
도 1b의 보충적인 실시예의 경우, 선택적인 제 4 도전형의 제 5 에피택시층(12)은 n+ 실리콘 카바이드와 같은 n 형 도전성 실리콘 카바이드일 수 있다.
도 2a 는 본 발명에 따른 고전압, 고전류의 전계제어 바이폴라 스위치의 다른 실시예를 도시한다. 도2a에 도시된 바와 같이, 상부표면과 하부표면을 가진 제 1 도전형의 벌크 단결정 실리콘 카바이드(50)는 기판(50)의 상부표면 상에 형성된 제 2 도전형의 실리콘 카바이드인 제 1 에피택시층(60)을 구비한다. 제 2 도전형의 실리콘 카바이드로 된 제 2 에피택시층(62)은 제 1 에피택시층(60) 상에 형성한다. 제 2 도전형 실리콘 카바이드로 된 제 3 에피택시층(64)은 제 2 에피택시층(62) 상에 형성된다. 또한, 도 2a에 도시된 바와 같이, 제 2 도전형 실리콘 카바이드로 된 제 4 에피택시층(66)은 제 3 에피택시층(6) 상에 형성된다. 상기 제 4 에피택시층(66)은 제 1 에피택시층(60), 제 2 에피택시층(62) 또는 제 3 에피택시층(64) 내에 존재하는 것보다 높은 캐리어 농도를 가진다. 복수개의 트렌치(74)가 제 3 및 제 4 에피택시층(64 및 66) 내에 형성된다. 제 2 에피택시층(62) 내에서 게이트 그리드(70)를 형성하는 제 3 도전형 실리콘 카바이드로 된 복수개의 영역이 복수개의 트렌치(74) 저부에서 형성된다.
도 2a에 도시된 바와 같이, 제 1 오믹콘택(82)은 제 4 에피택시층 상에 형성되고, 음극 또는 양극콘택의 어느 쪽일 수 있다. 제 2 오믹콘택(50)은 기판(50)의 하부표면 상에 형성되며, 또한 음극 또는 양극의 어느 쪽일 수 있다. 오믹 게이트콘택은 게이트콘택(84)으로서 형성된다. 오믹 게이트콘택(84)은 트렌치(74)의 저부에 형성된 게이트 그리드(70)의 복수개의 영역 상에 형성된다. 상기 오믹 게이트콘택(84)은 제 2 에피택시층(62) 내에 형성된 게이트 그리드(70)의 복수개의 영역과 콘택하도록 형성되어, 바이어스가 오믹 게이트콘택(84)에 인가될 때 제 1 오믹콘택(82)과 제 2 오믹콘택(80) 사이의 전류흐름을 핀치 오프한다.
또한, 바이폴라 스위치의 주변을 정의하는 측벽(77)을 가지는 메사(76)로 선택적으로 형성된 에피택시 구조물이 도 2에 도시되어 있다. 측벽(77)은, 바람직하게는 에피택시층들 각각을 통하여 기판(50) 안으로 연장된다. 선택적으로는, 절연막(78)이 측벽을 보호하기 위하여 메사의 측벽 상에 형성되며, 메사 상부표면의 노출된 실리콘 카바이드의 영역들 위에서 제 1 오믹콘택(82)까지 및 기판(50)에서의 메사 저부의 노출된 실리콘 카바이드 위로 연장된다.
도 2b는 본 발명에 따른 배리드 게이트 전계제어 바이폴라 스위치의 다른 실시예를 도시한다. 도 2b는 선택적인 제 4 도전형의 제 5 에피택시층(52)을 도시한다. 제 5 에피택시층(52)은 기판(50)의 상부표면 상에 형성되며, 기판(50)과 제 1 에피택시층(60) 사이에 게재된다. 그러므로, 제 1 에피택시층(60)은 제 5 에피택시층(52) 상에 형성된다.
도 2b는 또한 바이폴라 스위치의 주변을 정의하는 측벽(77)을 가지는 메사(76)로 선택적으로 형성된 에피택시 구조물을 도시한다. 측벽(77)은, 바람직하게는 에피택시층들 각각을 통하여 기판(50) 안으로 연장된다. 또는, 메사(76)의 측벽(77)은 제 1, 제 2, 제 3, 제 4 에피택시층(62, 62, 64 및 66)을 통하여 제 5 에피택시층(52)까지 또는 제 5 에피택시층(52) 안으로 연장된다. 절연막(78)은 측벽을 보호하기 위하여 메사의 측벽 상에 형성될 수 있으며, 메사 상부표면 위 및 메사의 저부 위로 연장될 수 있다.
도 2a의 바이폴라 스위치는 p 형 도전성 기판을 가지고 형성할 수 있고, n 형 도전성 기판을 이용하여 형성할 수도 있다. 기판(50)이 p 형 도전성 실리콘 카바이드로 형성될 경우라면, 제 1 도전형 및 제 3 도전형은 p 형 실리콘 카바이드이다. 제 2 도전형 실리콘 카바이드는 n 형 실리콘 카바이드일 것이다. 그러한 경우에 있어서, 제 1 에피택시층(60), 제 2 에피택시층(62), 제 3 에피택시층(64) 및 제 4 에피택시층(70)은 n 형 도전성 실리콘 카바이드일 것이고, 기판(50) 및 배리드 게이트를 형성하는 복수개의 영역(70)은 p 형 도전성 실리콘 카바이드일 것이다. 그러한 p-n 전계제어 바이폴라 스위치에 있어서, 제 2 오믹콘택(80)은 양극콘택일 것이고, 제 1 오믹콘택(82)은 음극콘택일 것이다.
그러한 p 형 기판 실시예에서는, 전계제어 바이폴라 스위치의 배리드 게이트를 형성하는 게이트 그리드의 복수개의 영역(70) 및 기판(50)은, 바람직하게는 p+ 실리콘 카바이드이다. 제 1 에피택시층(60)은, 바람직하게는 실리콘 카바이드로 형성되고 제 4 에피택시층(66)은, 바람직하게는 n+ 실리콘 카바이드로 형성된다. 제 2 에피택시층(62)은 약하게 도핑된, 즉 n- 실리콘 카바이드로 형성되나, 바람직하게는 제 1 에피택시층(60)보다는 더욱 낮은 캐리어 농도를 가진다. 따라서, 배리드 게이트를 형성하는 복수개의 영역(70)은, 바람직하게는 가장 낮은 캐리어 농도를 가지는 에피택시층 내에 형성된다. 제 3 에피택시층(64)은 제 1 에피택시층(60)과 실질적으로 동일한 캐리어 농도를 가질 수 있거나, 제 2 에피택시층(62)과 실질적으로 동일한 캐리어 농도를 가질 수도 있다.
도 2b의 소자의 경우에, 선택적인 제 4 도전형의 제 5 에피택시층(52)은 세게 도핑된 p+ 실리콘 카바이드와 같은 p 형 도전성 실리콘 카바이드일 수 있다. 또는, n- 실리콘 카바이드와 같은 제 1 도전형 n 형 실리콘 카바이드를 형성함으로써 터널 산화막 구조물이 도 2b의 소자를 이용하여 얻어질 수 있다. 따라서, 기판(50) 및 제 5 에피택시층(52)은 터널 산화막을 형성한다. 본 발명의 이 실시예는 도 6에 도시되어 있다.
또한, 보충적인 소자들은 n- 형 기판 상에 형성될 수 있다. 보충적인 소자들의 경우에, 제 1 도전형 및 제 3 도전형은 n 형 실리콘 카바이드이다. 제 2 도전형 실리콘 카바이드는 p 형 실리콘 카바이드일 것이다. 따라서, 보충적인 실시예에서는, 제 1 에피택시층(60), 제 2 에피택시층(62), 제 3 에피택시층(64) 및 제 4 에피택시층(66)은 p 형 도전성 실리콘 카바이드일 것이고, 기판(50) 및 배리드 게이트를 형성하는 복수개의 영역(70)은 n 형 도전성 실리콘 카바이드일 것이다. 이 보충적인 실시예에 있어서, 제 2 오믹콘택(80)은 음극콘택일 것이고, 제 1 오믹콘택(82)은 양극콘택일 것이다.
도 2a의 소자에 대한 보충적인 실시예에서는, 전계제어 바이폴라 스위치의 배리드 게이트를 형성하는 복수개의 영역(70) 및 기판(50)은, 바람직하게는 n+ 형 도전성 실리콘 카바이드이다. 제 1 에피택시층(60)은, 바람직하게는 p- 실리콘 카바이드로 형성되고 제 4 에피택시층(66)은, 바람직하게는 p+ 실리콘 카바이드로 형성된다. 제 2 에피택시층(62)은 약하게 도핑된, 즉 p- 실리콘 카바이드로 형성될 수 있으나, 바람직하게는 제 1 에피택시층(60) 보다 낮은 캐리어 농도를 가진다. 따라서, 배리드 게이트를 형성하는 복수개의 영역(70)은, 바람직하게는 가장 낮은 캐리어 농도를 가지는 에피택시층 내에 형성된다. 제 3 에피택시층(64)은 제 1 에피택시층(60)과 실질적으로 동일한 캐리어 농도를 가질 수 있거나, 제 2 에피택시층(62)과 실질적으로 동일한 캐리어 농도를 가질 수도 있다.
도 2b의 보충적인 실시예의 경우에는, 선택적인 제 4 도전형의 제 5 에피택시층(52)은 세게 도핑된 n+ 실리콘 카바이드와 같은 n 형 도전성 실리콘 카바이드일 수 있다.
도 3은 싱커 콘택을 가지는 본 발명의 따른 부가적인 실시예를 도시한다. 도 3에 도시된 바와 같이, 도 1a의 소자는 기판(10)내 메사(36)의 저부에 형성된 제 1 도전형 실리콘 카바이드로 된 영역(11)을 가지고 있다. 제 2 오믹콘택(40)에 전기적으로 연결되는 오믹콘택(48)이 제 1 도전형 실리콘 카바이드로 된 영역(11) 상에 형성된다. 도 3의 소자는 도 1a의 소자에 대하여 기술된 도전형들의 다양한 조합의 각각으로 생산될 수 있다. 영역(11)은 기판(10)과 동일한 도전형으로 형성되고 높은 캐리어 농도를 가진다. 따라서, 예를 들어, p 형 기판의 경우 영역(11)은 p+ 실리콘 카바이드일 것이고, n 형 도전성 기판의 경우 영역(11)은 n+ 실리콘 카바이드일 것이다.
싱커 콘택은 도 1b의 선택적인 제 5 에피택시층(12)을 가지는 소자와 함께 형성될 수 있다. 그러한 경우에, 메사는 상기에서 기술된 데로 형성되며 제 5 에피택시층(12)까지 또는 안으로 연장되지만 기판(10) 안으로는 연장되지 않는다. 그러면, 오믹콘택들은 메사(36) 측벽(37)의 저부에서 제 5 에피택시층(12) 상에 형성될 것이다.
도 4는 싱커콘택을 가지는 본 발명에 따른 부가적인 실시예를 도시한다. 도 4에 도시된 바와 같이, 도 2a의 소자는 기판(50) 내 메사(76)의 저부에 형성된 제 1 도전형 실리콘 카바이드로 된 영역(51)을 가진다. 제 2 오믹콘택(80)에 전기적으로 연결되는 오믹콘택(88)은 제 1 도전형 실리콘 카바이드로 된 영역(51) 상에 형성된다. 도 4의 소자는 도 2a의 소자에 대하여 기술된 다양한 도전형들의 조합들에 대한 각각으로 생산될 수 있다. 영역(51)은 기판(50)과 동일한 도전형으로 형성되고 높은 캐리어 농도를 가진다. 따라서, 예를 들어, p 형 기판의 경우 영역(51)은 p+ 실리콘 카바이드일 것이고, n 형 도전성 기판의 경우 영역(51)은 n+ 실리콘 카바이드일 것이다.
또한, 싱커콘택은 도 2b의 선택적인 제 5 에피택시층(52)을 가지는 소자와 함께 형성될 수 있다. 그러한 경우에, 메사는 상기에서 기술된 데로 형성되며 제 5 에피택시층(52)까지 또는 안으로 연장되지만, 기판 안으로는 연장되지 않는다. 그러면, 오믹콘택들은 제 5 에피택시층(52) 상 메사(76) 측벽(77)의 저부에서 형성될 것이다.
도 7은 본 발명에 따른 다른 실시예를 도시한다. 도 7에 도시된 바와 같이, 도 2a의 소자의 경우처럼 상부표면과 하부표면을 가지는 제 1 도전형의 벌크 단결정 실리콘 카바이드 기판(150)은, 기판(150)의 상부표면 상에 형성된 제 2 도전형의 실리콘 카바이드로 된 제 1 에피택시층(164)을 구비한다. 또한, 도 7에 도시된 바와 같이, 제 2 도전형 실리콘 카바이드로 된 제 2 에피택시층(166)이 제 1 에피택시층(164) 상에 형성된다. 상기 제 2 에피택시층(166)은 제 1 에피택시층(164) 내에 존재하는 것보다 높은 캐리어 농도를 가진다. 복수개의 트렌치(174)가 제 1 및 제 2 에피택시층(164 및 166) 내에 형성된다. 제 1 에피택시층(164) 내에서 게이트 그리드(170)를 형성하는 제 3 도전형 실리콘 카바이드로 된 복수개의 영역이 트렌치(174)의 저부에 형성된다.
도 7에 도시된 바와 같이, 제 1 오믹콘택(182)은 제 2 에피택시층(166) 상에 형성되며, 음극 또는 양극콘택의 어느 쪽일 수 있다. 제 2 오믹콘택(180)은 기판(150)의 하부표면 상에 형성되며, 또한 음극 또는 양극콘택의 어느 쪽일 수 있다. 오믹콘택은 게이트콘택(184)으로서 형성된다. 오믹 게이트콘택(184)은 트렌치(174)의 저부에 형성된 게이트 그리드(170)의 복수개의 영역 상에 형성된다. 상기 오믹 게이트콘택(184)은 제 1 에피택시층(164) 내에 형성된 게이트 그리드(170)의 복수개의 영역을 콘택하도록 형성되어, 바이어스가 오믹 게이트콘택(184)에 인가될 때 제 1 오믹콘택(182)과 제 2 오믹콘택(180) 사이의 전류흐름을 핀치 오프한다.
또한, 도 7에 도시된 바와 같이 에피택시 구조물은 바이폴라 스위치의 주변을 정의하는 측벽(177)을 가지는 메사(176)로 선택적으로 형성될 수 있다. 측벽(177)은, 바람직하게는 에피택시층들의 각각을 통하여 기판(150)안으로 연장된다. 선택적으로는, 절연막(178)이 측벽을 보호하기 위하여 메사의 측벽 상에 형성될 수 있으며, 메사 상부표면 상의 노출된 실리콘 카바이드 위에서 제 1 오믹콘택(182) 까지 및 기판(150)에서의 메사 저부에서 노출된 실리콘 카바이드 위로 연장될 수 있다.
도 8은 본 발명에 따른 전계제어 바이폴라 스위치의 선택적인 실시예를 도시한다. 도 8은 선택적인 제 4 도전형의 제 3 에피택시층(152)을 도시한다. 제 3 에피택시층(152)은 기판(150)의 상부표면 상에 형성되며, 기판(150)과 제 1 에피택시층(164) 사이에 게재된다. 그러므로, 제 1 에피택시층(164)은 제 3 에피택시층(152) 상에 형성된다.
도 8은 또한 사이리스터의 주변을 정의하는 측벽(177)을 가지는 메사(176)로 선택적으로 형성된 박막 구조물을 도시한다. 측벽(177)은, 바람직하게는 에피택시층들의 각각을 통하여 기판(150) 안으로 연장된다. 선택적으로는, 측벽(177)은 제 1 및 제 2 에피택시층(164 및 166)을 통하여 제 3 에피택시층(152)까지 또는 안으로 연장될 수 있다. 그러면, 절연막(178)은 측벽을 보호하기 위하여 메사의 측벽 상에 형성될 수 있으며, 메사 상부표면 상의 노출된 실리콘 카바이드 위에서 제 1 오믹콘택(182) 까지 및 제 3 에피택시층(152)에서의 메사 저부에서 노출된 실리콘 카바이드 위로 연장될 수 있다.
도 7의 바이폴라 스위치는 p 형 도전성 기판을 가지고 형성할 수 있거나, n형 도전성 기판을 이용하여 형성할 수 있다. 기판(150)이 p 형 도전성 실리콘 카바이드인 경우라면, 제 1 도전형 및 제 3 도전형은 p 형 실리콘 카바이드일 것이다. 제 2 도전형 실리콘 카바이드는 n 형 실리콘 카바이드일 것이다. 그러한 경우에, 제 1 에피택시층(164) 및 제 2 에피택시층(166)은 n 형 도전성 실리콘 카바이드이고, 기판(150) 및 배리드 게이트를 형성하는 복수개의 영역(170)은 p 형 도전성 실리콘 카바이드이다. 그러한 p-n 전계제어 사이리스터의 경우에, 제 2 오믹콘택(180)은 양극콘택이고 제 1 오믹콘택(182)은 음극콘택이다.
이 실시예에 있어서, 전계제어 바이폴라 스위치의 배리드 게이트를 형성하는 게이트 그리드(170)의 복수개의 영역 및 기판(150)은, 바람직하게는 p+ 형 도전성 실리콘 카바이드로 형성된다. 제 1 에피택시층(164)은, 바람직하게는 n- 실리콘 카바이드로 형성되고 제 2 에피택시층(166)은, 바람직하게는 n+ 실리콘 카바이드로 형성된다.
도 8의 소자의 경우에, 선택적인 제 4 도전형의 제 3 에피택시층(152)은 세게 도핑된 p+ 실리콘 카바이드와 같은 p 형 도전성 실리콘 카바이드일 수 있다. 또는, n+ 실리콘 카바이드와 같은 제 1 도전성 n 형 도전성 실리콘 카바이드를 형성하여 도 8의 소자를 이용함으로써 터널 산화막 구조물이 얻어질 수도 있다. 그러한 소자에 있어서, 기판(150) 및 제 3 에피택시층(152)은 터널 다이오드를 형성한다.
보충적인 소자는 또한 n 형 기판 상에 형성될 수도 있다. 보충적인 소자의 경우에, 제 1 도전형 및 제 3 도전형은 n 형 실리콘 카바이드이다. 그러면, 제 2 도전형 실리콘 카바이드는 p 형 실리콘 카바이드일 것이다. 따라서, 보충적인 실시예에서는, 제 1 에피택시층(164) 및 제 2 에피택시층(166)은 p 형 도전성 실리콘 카바이드이고, 기판(150) 및 배리드 게이트를 형성하는 복수개의 영역(170)은 n 형 도전성 실리콘 카바이드이다. 이 보충적인 소자에 있어서, 제 2 오믹콘택(180)은 음극콘택이고, 제 1 오믹콘택(182)은 양극콘택이다.
도 8의 소자에 대한 보충적인 실시예에서는, 전계제어 바이폴라 스위치의 배리드 게이트를 형성하는 복수개의 영역(170) 및 기판(150)은, 바람직하게는 n+ 형 도전성 실리콘 카바이드로 형성된다. 제 1 에피택시층(164)은, 바람직하게는 p- 실리콘 카바이드로 형성되고 제 2 에피택시층(166)은, 바람직하게는 p+ 실리콘 카바이드로 형성된다. 도 8의 보충적인 실시예의 경우, 선택적인 제 4 도전형의 제 3 에피택시층(152)은 n+ 실리콘 카바이드와 같은 n 형 도전성 실리콘 카바이드일 수 있다.
도 1a, 도 1b, 3 및 5에 따른 소자들의 평면도가 도 9에 도시된다. 도 9에 도시된 바와 같이, 본 발명의 바이폴라 스위치는 측벽(37)을 가지는 메사(36)로서 형성된다. 도 9에서 은선(hidden line)으로 도시된 배리드 게이트 그리드(30)는 게이트 그리드(30)를 상호 연결하여 복수개의 연결된 평행한 핑거들을 창출하는 게이트콘택(46)과 수직하게 연장된다. 게이트콘택(46)의 복수개의 핑거들은 배리드 게이트 그리드(30)의 상부표면까지 하부로 연장되어 배리드 게이트 그리드(30)에 콘택을 허용하는 트렌치 내에 형성된다. 또한, 도 9에는 게이트콘택(46) 상에 형성되어 본 발명에 따른 소자의 상호연결을 용이하게 할 수 있는 콘택 패드(47)가 도시된다. 도 9는 또한 복수개의 핑거들을 형성할 수 있는 제 1 오믹콘택(42)을 도시한다. 제 1 오믹콘택(42)의 핑거들은 게이트콘택(46)의 핑거들과 서로 얽힐 수 있다. 콘택 패드(43)는 또한 제 1 오믹콘택(42) 상에 형성되어 도 9의 소자에 대한 상호연결을 용이하게 할 수 있다. 도 3의 소자의 경우에, 메사(36)의 저부에 형성된 콘택(46, 도 9에는 미도시됨)은 도 9에 도시된 메사(36)를 두르도록 형성될 것이다.
도 2a, 2b, 4, 6, 7 및 8에 따른 소자들의 평면도가 도 10에 도시된다. 도 10에 있어서, 76으로 번호 붙여진 요소는 먼저 번호 붙여진 요소 76 및 176에 대응하고, 77로 번호 붙여진 요소는 먼저 번호 붙여진 요소 77 및 177에 대응하고, 82로 번호 붙여진 요소는 먼저 번호 붙여진 요소 82 및 182에 대응하고, 84로 번호 붙여진 요소는 먼저 번호 붙여진 요소 84 및 184에 대응한다. 도 10에 도시된 바와 같이, 본 발명의 바이폴라 스위치는 측벽들(77 및 177)을 가지는 메사(76 및 176)로 형성될 수 있다. 게이트 그리드(70 및 170)는 게이트 그리드(70 및 170)를 상호 연결하여 복수개의 연결된 평행한 핑거들을 창출하는 게이트콘택(70 및 170)과 평행하게 연장된다. 게이트콘택(84 및 184)의 복수개의 핑거들은 트렌치(74 및 174) 내에 형성되어 게이트 그리드(70 및 170)에 콘택을 허용한다. 또한, 도 10에는 게이트콘택(84 및 184) 상에 형성되어 본 발명에 따른 소자의 상호연결을 용이하게 하는 콘택 패드(85)가 도시된다.
도 10은 또한 복수개의 핑거들을 형성할 수 있는 제 1 오믹콘택(82 및 182)을 도시한다. 제 1 오믹콘택(82 및 182)의 핑거들은 게이트콘택(84 및 184)의 핑거들과 서로 얽힐 수 있다. 그러한 경우에, 오믹 게이트콘택(84 및 184)은 게이트 그리드(70 및 170)의 포크모양의 핑거들 상에 형성된 포크모양으로 연결된 복수개의 핑거들을 포함하되, 오믹 게이트콘택(84 및 184)의 핑거들이 게이트 그리드의 핑거들과 실질적으로 평행하도록 포함한다. 그러면, 제 1 오믹콘택(82 및 182)은 최상부 에피택시층 상에 형성되며 오믹 게이트콘택(84 및 184)의 핑거들 사이에 산재된 포크모양으로 연결된 복수개의 핑거들을 포함할 것이다. 콘택 패드(83)는 또한 제 1 오믹콘택(82 및 182) 상에 형성되어 도 10의 소자에 대한 상호연결을 용이하게 할 수도 있다. 도 4의 소자의 경우에, 메사(76)의 저부에 형성된 콘택(86, 도 10에는 미도시됨)은 도 10에 도시된 메사(76)를 두르도록 형성될 것이다.
상기에서 기술된 실시예들 각각에 있어서, 기판 및 에피택시층은 6H, 4H, 15R 또는 3C 실리콘 카바이드로 이루어진 그룹으로부터 선택된 실리콘 카바이드로 형성될 수 있지만, 4H 실리콘 카바이드가 상기에서 기술된 소자들 각각에 대하여 선호된다. n 형 에피택시층들 또는 기판에 대한 콘택을 위한 바람직한 금속은 니켈(Ni)이다. 플라티늄 또는 니켈은 p 형 에피택시층들 또는 기판들에 대한 오믹콘택 형성을 위하여 적합하다. 또한, 알루미늄 타이(tie) 콘택이 본 발명에 따른 오믹콘택들을 형성하기 위하여 사용될 수 있다. 이러한 특별한 금속들이 기재되어졌으나, 기술분야에서 숙련된 자에게 알려진 실리콘 카바이드와 오믹콘택을 형성하는 어떠한 다른 금속들도 사용될 수 있다.
도 1a 내지 도 10을 참조하여 상기에서 기술된 소자들의 제조는 지금 기술될 것이다. p+ 기판을 가지는 도 1a의 소자를 제조하는 데 있어서, 미국특허 제 4,912,064 호에서 기술된 것과 같은 에피택시 성장 공정을 이용하여 두꺼운 n- 막(20)이 p+ 기판(10) 상에 형성되는데, 미국특허 제 4,912,064 호의 개시는 여기에 완전하게 설명되는 것처럼 참조에 의하여 병합된다. 양극콘택(40)은 p+ 기판과 오믹콘택을 형성하는 것에 의하여 기판(10)의 저부 상에 형성된다. 또한, 제 2 n- 에피택시층(22)은 제 1 n- 에피택시층(20) 상에 에피택시적으로 성장된다. 상기 제 2 에피택시층(22)은 제 1 에피택시층(20)보다 낮은 캐리어 농도를 가질 수 있거나, 제 1 에피택시층(20)의 부분으로서 제 2 에피택시층(22)이 형성될 경우에는 제 1 에피택시층(20)과 동일한 캐리어 농도를 가질 수도 있다. 양쪽의 경우에 있어서, 깊은 p+로 주입된 게이트 그리드가 미국특허 제 5,087,576 호에 기술된 것과 같은 방법에 의하여 제 2 에피택시층(22) 내에 그 다음으로 형성되는데, 미국특허 제 5,087,576 호의 개시는 여기에 완전하게 설명되는 것처럼 참조에 의하여 병합된다. 제 2 에피택시층(22) 내에 p+ 게이트 그리드(30)를 형성한 후, 제 3 n- 에피택시층(24)이 제 2 에피택시층(22) 상에 에피택시적으로 성장된다. 상기 제 3 에피택시층(24)은 제 1 에피택시층(20) 또는 제 2 에피택시층(22)막의 어느 쪽과 근사적으로 동일한 캐리어 농도를 가지며, 상기에서 기술된 동일한 에피택시 성장공정을 사용하여 형성될 수 있다. 제 3 에피택시층(24)을 성장시킨 후, 제 4 에피택시층(26)이 상기 에피택시적인 성장방법을 사용하여 제 3 에피택시층(24) 상에 형성된다. 상기 제 4 에피택시층(26)은 양호한 맨 위의 음극 오믹콘택을 용이하게 하는 세게 도핑된 n+ 에피택시층이다.
모든 에피택시층들을 성장시킨 후, 게이트콘택들이 제 3 및 제 4 에피택시층(24 및 26)을 통하여 반응성 이온 식각에 의하여 p+ 게이트 그리드(30)에 형성된다. 도 1a의 배리드 게이트 그리드 소자의 경우에, 게이트 그리드(30)는 게이트 그리드의 방향과 직교하는 복수개의 트렌치들을 식각한 후 상기 트렌치들의 저부에 오믹콘택을 형성함으로써 콘택된다. 상기 트렌치들은 미국특허 제 4,981,551 호에 개시된 반응성 이온식각 기술들을 이용하여 형성될 수 있는데, 미국특허 제 4,981,551 호의 기재는 완전하게 설명되는 것처럼 참조에 의하여 여기에 병합된다. 게이트 그리드의 일부를 노출시키도록 소자가 식각된 후, 음극과 식각 공정에 의하여 형성된 트렌치의 저부에 게이트 그리드 콘택이 형성된 게이트 그리드를 위하여 오믹콘택들이 형성될 수 있고, 음극콘택(42)은 제 4 에피택시층(26) 상에 형성된다.
소자 주변의 영역은 메사를 형성하기 위하여 식각된다. 메사는, 바람직하게는 소자의 공핍(depletion) 영역을 통과하도록 연장되어 소자 내 전류흐름을 메사로 한정하며 소자의 캐패시턴스를 감소시킨다. 만약, 소자의 공핍 영역이 메사의 레벨보다 밑으로 연장된다면, 공핍 영역은 메사의 바깥쪽 영역까지 퍼져서 보다 큰 캐패시턴스를 야기하게 된다. 메사는, 바람직하게는 상기에서 기술된 소자들 주위를 반응성 이온 식각함으로써 형성할 수 있으나, 기술분야에서 숙련된 자가에 알려진 다른 형성방법들이 메사를 형성하기 위하여 사용될 수 있다. 메사의 형성 후, 소자를 절연시키기 위하여 절연막(78), 예컨대 실리콘 산화막을 메사의 측벽을 포함한 소자의 노출된 표면 전체에 형성할 수 있다. SiO2가 절연물질로 선호되지만, 기술분야에서 숙련된 자에게 알려진 다른 절연물질이 사용될 수도 있다.
도 1b의 소자는 상기 단계들을 수행함으로써 형성될 수 있지만, 제 1 에피택시층(20)의 형성 전에 기판(10) 상에 p+ 실리콘 카바이드의 에피택시층(12)을 형성하는 것을 포함한다. 도 3의 소자는 도 1a의 소자를 형성하고, 절연막을 형성하기 전에 메사의 저부에 p+ 실리콘 카바이드(11)의 영역들을 형성함으로써 형성될 수 있다. 그러면, 오믹콘택(48)은 싱커 양극을 형성하기 위하여 상기 영역들 상에 형성될 수 있다. 게다가, 도 1b의 소자는 단지 메사를 p+ 막(12)까지 식각하고 메사의 저부에 오믹콘택을 형성함으로써 싱크 양극을 포함하도록 변형될 수 있다. 도 1a, 1b 및 3을 참조하여 상기에서 기술된 것들의 보충적인 소자들은, 상기에서 기술된 방법들을 이용함으로써 형성될 수 있으나, p+ 실리콘 카바이드는 n+ 실리콘 카바이드로, n- 실리콘 카바이드는 p- 실리콘 카바이드로, n- 실리콘 카바이드는 p+ 실리콘 카바이드로 대체함으로써 형성된다.
p+ 기판(50)을 가진 도 2a의 소자를 제조하는 데 있어서, 두꺼운 n- 막(60)이 미국특허 제 4,912,064 호에 기술된 것과 같은 에피택시 성장공정을 이용하여 p+ 기판(50) 상에 형성되는데, 미국특허 제 4,912,064 호의 기재는 완전히 설명된 것처럼 참조에 의하여 여기에 병합된다. 양극(80)은 p+ 기판과 오믹콘택을 형성함으로써 기판(50)의 저부 상에 형성된다. 제 2 n- 에피택시층(62)은 또한 제 1 n- 에피택시층(60) 상에 형성된다. 상기 제 2 에피택시층(62)은 제 1 에피택시층(60)보다 낮은 캐리어 농도를 가질 수 있거나, 제 2 에피택시층(62)이 제 1 에피택시층(60)의 부분으로 형성된 경우에는 제 1 에피택시층(60)과 동일한 캐리어 농도를 가질 수도 있다. 제 3 n- 에피택시층(64)은 또한 제 2 에피택시층(62) 상에 형성된다. 상기 제 3 에피택시층(64)은 제 1 에피택시층(60) 또는 제 2 에피택시층(62)의 어느 쪽과 근사적으로 동일한 캐리어 농도를 가질 수 있고, 상기에서 기술된 동일한 에피택시적 성장을 이용하여 형성될 수 있다. 제 3 에피택시층(64)을 성장시킨 다음, 제 4 에피택시층(66)이 상기 에피택시적인 성장방법을 이용하여 제 3 에피택시층(64) 상에 형성된다. 상기 제 4 에피택시층(66)은 양호한 맨 위의 음극 오믹콘택을 용이하게 하는 세게 도핑된 n+ 에피택시층이다.
모든 에피택시층들을 성장시킨 다음, 트렌치들이 제 3 에피택시층 및 제 4 에피택시층을 통하여 식각된다. 상기 트렌치들은 미국특허 제 4,981,551 호를 참조하여 상기에서 기술된 반응성 이온 식각기술을 사용함으로써 형성된다. 트렌치들을 형성한 다음, p+ 게이트 영역들이 미국특허 제 5,087,576 호의 이온주입 방법을 이용함으로써 제 2 에피택시층 내의 트렌치들 저부에서 형성된다. 기술분야의 숙련된 자에 의하여 이해되어지는 바와 같이, 이온주입은 제 3 에피택시층(60)의 성장 전에 선택적으로 수행될 수 있다. 그러한 경우에, 트렌치들은 트렌치의 저부가 주입된 영역에 대응하도록 트렌치가 영역들과 일치하기 위하여 주입된 영역들에 등록되어야 한다. 소자가 식각되고 게이트 그리드(70)가 형성된 후, 오믹콘택들이 음극 및 게이트콘택을 위하여 형성될 수 있는 데, 게이트콘택은 이온 주입된 트렌치들의 저부에 형성되고 음극콘택(82)은 제 4 에피택시층(66) 상에 형성된다.
전체 소자는 메사를 형성하기 위하여 식각된다. 메사는, 바람직하게는 소자 내의 전류흐름을 메사로 한정하는 소자의 공핍 영역을 통과하여 연장되며 소자의 캐패시턴스를 감소시킨다. 만약, 소자의 공핍 영역이 메사의 레벨 밑으로 연장되면, 공핍 영역이 메사의 외부영역까지 확장되어 보다 큰 캐패시턴스를 초래한다. 메사는, 바람직하게는 상기에서 기술된 소자 주위를 반응성 이온식각함으로써 형성될 수 있지만, 기술분야에서 숙련된 자에게 알려진 다른 형성방법도 메사를 형성하기 위하여 이용될 수 있다. 메사의 형성 후, 소자를 보호하기 위하여 절연막(78), 예컨대 실리콘 산화물이 메사의 측벽을 포함한 소자의 노출된 전체 표면에 형성될 수 있다. SiO2 가 절연물질로 선호되지만, 기술분야에서 숙련된 자에게 알려진 다른 절연물질도 이용될 수 있다.
도 2b의 소자는 상기 단계들을 수행함으로써 형성될 수 있지만, 제 1 에피택시층(60)의 형성 전에 기판(50) 상에 p+ 실리콘 카바이드로 된 에피택시층(52)을 형성하는 것을 포함한다. 도 4의 소자는 도 2a의 소자를 형성하고, 절연막을 형성하기 전에 메사의 저부에 p+ 실리콘 카바이드(51)의 영역을 형성함으로써 형성될 수 있다. 그러면, 오믹콘택(88)은 싱커 양극을 형성하기 위하여 상기 영역들 상에 형성될 수 있다. 게다가, 도 2b의 소자는 단지 메사를 p+ 막(52)까지 식각하고 메사의 저부에 오믹콘택을 형성함으로써, 싱커 양극을 포함하도록 변형될 수 있다. 도 2a, 2b 및 4를 참조하여 상기에서 기술된 것들에 대한 보충적인 소자는 상기에서 기술된 방법을 이용함으로써 형성될 수 있지만, p+ 실리콘 카바이드는 n+ 실리콘 카바이드로, n- 실리콘 카바이드는 p- 실리콘 카바이드로, n+ 실리콘 카바이드는 p+ 실리콘 카바이드로 대체함으로써 형성된다.
도 5 및 6의 터널 산화막 소자들은 도 1b 및 도 2b를 참조하여 상기에서 기술된 기술들에 의하여 각각 제조될 수 있지만, 터널 산화막 소자들의 경우에는 기판(10 및 50)은 n+ 실리콘 카바이드이다. 제조 공정의 나머지는 각각의 소자들에 대하여 상기에서 기술된 것과 동일하다.
제 1, 제 2 및 제 3 에피택시층들이 동일한 캐리어 농도를 가지는 경우에는, 상기 막들은 단일 에피택시층으로 형성될 수 있고, 도 7 및 8의 소자들이 형성될 수 있다. 도 7 및 8의 소자들은 도 2a, 2b, 4 및 6의 소자들을 형성하는 데 이용된 것과 동일한 기술들을 이용함으로써 형성될 수 있는 데, 세 개의 에피택시층들을 성장시키기보다는 단일 n- 에피택시층(164)이 먼저 기술된 방법들을 사용하여 성장된다. 그러면, 트렌치(174)는 제 1 에피택시층(164) 안으로 소정 깊이까지 식각되고, 상기에서 기술된 것처럼 p+ 영역들이 이온주입에 의하여 트렌치의 저부에서 형성된다. 오믹콘택들, 메사들 및 절연막들에 대한 형성은 도 2a, 2b, 4 및 6을 참조하여 여기에서 기술된 것처럼 수행된다. 게다가, 기술분야에서 숙련된 자에게 이해될 수 있는 것처럼, 그러한 형성이 게이트 그리드의 이온주입을 방해하지 않는다면, 상기 막들이 도 1a 내지 6의 소자들에 있어서 어떠한 두 개의 인접하는 에피택시층도 동일한 도전형을 가지며 동일한 캐리어 농도를 가질 정도로 단일 에피택시층으로 형성될 수 있다.
동작에 있어서, 본 발명에 따른 소자들은 보통은 온(on)이고, 소자의 양극으로부터 음극으로 전류가 흐르는 것을 허용한다. 역 바이어스된 pn 정션을 형성하기 위하여 바이어스가 게이트 그리드에 인가될 때, 역 바이어스된 pn 정션은 게이트 그리드의 요소들 사이의 전류전도 경로를 핀치 오프한다. 턴 오프 동안에는 게이트 전류가 소자로 하여금 양극/음극 전압을 지지할 수 있게 하는 전자홀(electron hole) 플라즈마를 그리드 요소들 사이의 전도 채널에서 뽑아낸다. 게다가, 본 발명에 따른 소자들은 낮게 도핑된 드리프트층 안으로의 소수 캐리어 주입을 통하여 매우 높은 온 상태 전류밀도를 제공하여야 한다. 상기 소자들은 소자의 온 상태 동안에 500A/㎠ 보다 큰 전류 밀도의 스위칭을 허용해야 한다. 상기 소자들은 또한 낮은 온 상태 저항을 보여야 한다.
n- 드리프트 영역 소자의 경우에는 순방향 차단모드(blocking mode)에서 소자를 동작시키기 위해서, 전류의 흐름을 방해하는 포텐셜 장벽을 게이트 그리드 요소들 사이의 n- 영역 내에 형성하려고 충분히 큰 음전압이 게이트에 인가된다. 게이트 상의 보다 높은 음전압은, 소자의 최대 차단전압의 용량까지 차단되는 양극 상의 보다 높은 전압을 허용한다. 상기 용량은 제 1 에피택시층(20, 60)의 성질인 게이트 항복전압에 의하여 결정된다. 게이트 전압이 음극에 대하여 양에서 음으로 스위칭될 때, 채널영역의 캐리어들은 소자가 전압을 지지하기 전에 게이트를 통하여 뽑혀져야 한다. 이 전하뽑힘 동안, 소정 간격동안의 일정한 게이트 전류흐름은 저장시간(storage time)이라고 불리운다. 채널에 저장된 전하가 일단 제거되면, 소자가 전압을 지지하는 것을 허용하는 포텐셜 장벽이 형성된다. 그 이후에, 드리프트 영역 내에 저장된 전하는 캐리어의 재결합에 의하여 감쇄된다. 이는 하강시간(fall time)이라고 불리는 시간 간격 내에서 양극 전류의 감소를 초래한다. 저장 시간과 낙하시간은 양쪽 다 전계제어 소자의 스위칭 특성에 영향을 미치며, 그러한 소자들이 스위칭할 수 있는 속도를 제한한다.
이미 설명한 바와 같이, p+ 게이트 그리드 또는 n+ 게이트 그리드의 형성은 약하게 도핑된 차단막으로의 이온 주입을 통하여 이루어진다. 도 1a, 1b, 3 및 5의 배리드 게이트 실시예들의 경우에, 게이트 정션이 바이어스될 때 형성되는 역방향 바이어스 공핍 영역을 지지하기에 충분히 두꺼운 주입된 영역의 최상부 상에 낮게 도핑된 다른 에피택시층이 성장되어야 한다. 이어지는 낮게 도핑된 막의 두께는 의도된 최대 게이트 전압에 의하여 결정된다. 그것은 소자의 정격 최대전압(rated maximum voltage)을 하기에서 기술되는 전압 차단게인으로 나눈 것 보다 큰 게이트 상부 측면 전극(gate-top-side-electrode, 소자의 극성에 따라, 양극 또는 음극의 어느 쪽)의 전압을 지지하기에 충분히 두꺼워야 한다.
이온 주입 이후의 제 1 에피택시층의 결정의 질(crystalline quality)은, 소자를 핀치 오프하기 위하여 게이트 상에 인가될 역방향 바이어스를 지지할 수 있을 정도로 충분히 양호해야 한다. 전계제어 소자의 경우에, 상기 바이어스는 50 볼트까지 도달할 수 있지만, 보다 전형적으로는 10볼트 내지 20볼트 사이일 것이다. 게이트 그리드 사이의 핀치 오프에 해당하는 게이트 전압은 하기와 같은 식으로 근사화될 수 있다.
여기에서, q는 전자의 전하, ND는 제 2 에피택시 영역의 도핑 레벨, S는 게이트 그리드 요소들 사이의 갭, εs는 SiC의 유전율 및 Vbi는 게이트 정션의 내부전위(built in potential)이다. Vbi는 다음과 같은 공식에 의하여 주어진다.
여기에서, k는 볼쯔만 상수이고, T는 겔빈 온도이고, ND는 n 영역의 농도, NA는 p영역의 농도 및 ni는 SiC의 고유 농도이다. 따라서, VG는 게이트 그리드 요소들 사이의 갭 및 드리프트 영역의 도핑농도를 선택함으로써 제어될 수 있다.
소자의 순방향 차단전압의 게인은 다음과 같은 식으로 근사화될 수 있다.
여기에서, L은 게이트 그리드의 주입 영역의 두께, Wd는 양극으로 향한 방향에서의 게이트 정션의 공핍 폭 및 S는 게이트 그리드의 주입 영역들 사이의 갭이다.
최소의 바이어스를 가진 순방향의 온 상태 I-V 관계는 다음과 같은 식을 사용하여 근사화될 수 있다.
여기에서, IA는 양극의 전류이고, A는 양극의 면적, Da는 동시극성(ambipolar) 확산계수, ni는 SiC의 고유농도, VAK는 양극-음극 전압 및 Xn은 드리프트 영역의 두께이다.
보다 큰 역방향 게이트 바이어스를 가진 순방향 바이어스의 경우에, 핀치 오프가 도입되고 음극으로부터 양극으로의 전자들의 전송을 강제하는 전자들에 대한 포텐셜 장벽이 형성된다. 상기 장벽은 전자의 공급을 제한하며 전체 전류에 대한 제어인자가 된다. 장벽의 높이 ΦB는 게이트 전압에 의하여 제어될 뿐만 아니라, 큰 VAK에 의하여 낮아질 수 있다. ΦB의 VAK에 대한 의존은 정적 유발(static induction)이라고 불리며, 소자의 게이트 구조에 대한 치수에 의존한다. 그러한 경우에, 양극전류는 다음과 같은 식에 의하여 근사화될 수 있다.
여기에서, I0는 포화전류이고, η 및 θ는 주어진 소자에 대하여 상수이며 장벽의 높이에 대한 VG 및 VAK의 제어를 지시한다.
상기에서 기술된 소자들 사이의 선택에 있어서, 배리드 게이트 구조를 가지는 상기에서 기술된 소자들은 통상적인 제조 기술을 사용하여 음극/양극 면적에 대한 보다 효율적인 사용과 보다 낮은 온 상태 저항 및 보다 높은 순방향 차단전압의 게인을 초래하는 전류에 대한 보다 효율적인 게이트 제어를 허용한다. 트렌치의 저부에 형성된 게이트 그리드를 가진 상기에서 기술된 소자들에 경우에, 상기 소자들은 턴 오프 동안에 보다 작은 게이트 디바이어싱(debiasing) 효과를 초래하는 보다 낮은 게이트 그리드 저항을 보인다.
게이트와 음극간 또는 게이트와 양극간 배선의 레이 아웃은, 온 상태의 전압 강하, 스위칭 속도 및 전계제어 소자의 차단게인에 있어서 중요한 역할을 한다. 상기 배선의 레이 아웃은, 전류의 흐름이 소자의 전체 다이에 걸쳐서 균일해야 하는 것을 보장해야만 한다. 이는 보다 낮은 온 상태 저항, 보다 빠른 스위칭 속도 및 높은 차단게인을 초래한다. 많은 레이 아웃 스킴(scheme)들이 본 발명과 함께 이용될 수 있는 데, 나사모양(involute) 게이트 구조가 선호된다. 하지만, 또한 이용될 수 있는 단순한 사각형 레이 아웃 스킴이 도 9 및 10에 도시되어 있다.
상기의 논의들을 기초해볼 때, 본 발명에 따른 소자들은 전형적으로 약 10μ 내지 약 300μ 사이의 전체적으로 낮게 도핑된 영역(막 20 또는 막 60)의 두께를 가진다. 막들의 두께는 원하는 항복 전압에 의존한다. 주입된 영역들 사이 또는 본 발명의 따른 소자들의 게이트 그리드를 이루는 트렌치들 사이의 갭(S)은 약 0.5μ 내지 약 5μ사이의 전형적 두께를 가질 정도로 가능한 작아야 한다. 배리드 게이트 그리드 또는 트렌치 내에 형성된 게이트 그리드의 주입된 영역들 또한 0.5μ 내지 5μ 사이일 수 있다. 상기 영역들은 보다 낮은 캐리어 농도를 가지는 에피택시층들 안에 다양한 깊이로 형성될 수 있다. 게이트 그리드에 대한 적당한 깊이는 에피택시층의 두께에 대한 약 5부터 일 것이다. 게이트 그리드를 구성하는 주입된 영역들의 두께 또는 깊이는 가능한 두꺼워야 하지만, 약 500 내지 약 5μ 사이가 적당할 수 있다. 제 1 오믹콘택이 형성되는 높은 캐리어 농도의 에피택시층에 대한 적당한 두께는 약 500 내지 약 5μ사이이다.
p+ 또는 선택적으로 n+ 도전형 영역들 및 에피택시층들과 관련하여, 상기 영역들은 과도한 제조 결점을 유발하지 않으면서 가능한 심하게 도핑되어야 한다. 상기 영역들 및 에피택시층들에 대하여 약 1×1018 보다 큰 캐리어 농도가 적당하지만, 약 1×1018 보다 큰 캐리어 농도가 선호된다. p 형 영역들을 형성하기 위한 적당한 불순물은 알루미늄, 보론 또는 갈륨을 포함한다. n 형 영역들을 형성하기 위한 적당한 불순물은 질소와 인을 포함한다. 알루미늄이 p+ 영역들에 대하여 선호되는 불순물이고, 알루미늄은 상기에서 기술된 것과 같은 고온의 이온주입을 사용하며 1000℃ 내지 1500℃ 사이의 온도를 수용하여 p+ 영역들 내에 주입되는 것이 바람직하다. n- 또는 p- 에피택시층들에 대하여 약 3×1017 cm-3까지의 캐리어 농도가 적당하지만, 약 3×1016 정도의 캐리어 농도가 선호된다. 복수의 n- 또는 p- 에피택시층들과 관련하여, 게이트 그리드의 밑에 놓이는 제 1 에피택시층의 경우에 약 1×1013 내지 5×1016 사이의 캐리어 농도가 적당하다. 게이트 그리드가 형성되는 제 2 에피택시층에 대해서는 약 1×1013 내지 1×1016 사이의 캐리어 농도가 적당하다. 게이트 그리드 위에 놓이는 제 3 에피택시층에 대해서는 약 5×1017 내지 약 5×1019 사이의 캐리어 농도가 적당하다. 상기에서 기술된 것처럼, 상대적인 캐리어 농도는 세 개의 에피택시층들 사이에서 변화될 수 있지만, 제 1 에피택시층에 대한 선호되는 농도는 1×1015 이고 제 2 에피택시층에 대한 선호되는 농도는 1×1014이고 제 3 에피택시층에 대한 선호되는 농도는 5×1015이다. 따라서, 게이트 그리드는, 바람직하게는 가장 낮은 캐리어 농도를 가지는 에피택시층 내에 형성된다.
본 발명에 따른 소자들에 대한 상기 특성들에 기초하여 볼 때, 그러한 소자들은 전압 전격(voltage rating)에 따른 다른 전계제어 소자들의 2 내지 100μsec 사이의 스위칭 시간과 비교해 볼 때 50 내지 500nsec 사이의 스위칭 시간을 가질 수 있다. 본 발명에 따른 소자들은 또한 10000볼트 정도의 높은 순방향 항복전압 및 동일 크기의 역방향 항복전압을 보여야 한다. 50 이상의 차단게인은 본 발명에 따른 소자들에 의하여 제공되어져야 한다. 그러므로, 2000볼트의 차단전압이 40볼트 정도의 낮은 게이트 전압과 함께 얻어질 수 있어야 한다. 상기 소자들은 또한 500A/㎠ 이상의 전류밀도를 허용할 수 있어야 한다. 마지막으로, 상기 소자들은 400℃를 초과하는 온도 하에서 작동될 수 있어야 한다.
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Claims (33)
- 상부표면 및 하부표면을 가진 벌크 단결정 실리콘 카바이드 기판;상기 기판의 상기 상부표면 상의 제 2 도전형 실리콘 카바이드로 된 제 1 에피택시층;실리콘 카바이드로 된 상기 제 1 에피택시층 상의 상기 제 2 도전형 실리콘 카바이드로 되고 상기 제 1 에피택시층보다 낮은 캐리어 농도를 가지는 제 2 에피택시층;상기 제 2 에피택시층 내에 형성되어 상기 제 2 에피택시층 내에 게이트 그리드를 형성하며 상기 제 2 도전형과는 반대의 도전형인 제 1 도전형 실리콘 카바이드로 된 복수개의 영역들;상기 제 2 에피택시층 상에 형성된 상기 제 2 도전형 실리콘 카바이드로 된 제 3 에피택시층;상기 제 1 에피택시층, 상기 제 2 에피택시층 및 상기 제 3 에피택시층 내에 존재하는 것보다 높은 캐리어 농도를 가지는, 상기 제 3 에피택시층 상의 상기 제 2 도전형 실리콘 카바이드로 된 제 4 에피택시층;상기 제 4 에피택시층 상의 제 1 오믹콘택;상기 기판의 상기 하부표면 상에 형성된 제 2 오믹콘택; 및상기 게이트 그리드에 연결되는 오믹 게이트콘택으로서, 바이어스가 상기 오믹 게이트콘택에 인가될 때 상기 제 1 오믹콘택과 상기 제 2 오믹콘택 사이의 전류흐름을 핀치 오프하기 위한 오믹 게이트콘택을 포함하며,상기 기판은 상기 기판 상에 형성된 상기 제 1 에피택시층과는 반대의 도전형인 고전압, 고전류의 전계제어 바이폴라 스위치.
- 상부표면 및 하부표면을 가진 벌크 단결정 실리콘 카바이드 기판;상기 기판의 상기 상부표면 상의 제 2 도전형 실리콘 카바이드로 된 제 1 에피택시층;실리콘 카바이드로 된 상기 제 1 에피택시층 상의 상기 제 2 도전형 실리콘 카바이드로 되고 상기 제 1 에피택시층보다 낮은 캐리어 농도를 가지는 제 2 에피택시층;상기 제 2 에피택시층 내에 형성되어 상기 제 2 에피택시층 내에 게이트 그리드를 형성하며 상기 제 2 도전형과는 반대의 도전형인 제 1 도전형 실리콘 카바이드로 된 복수개의 영역들;상기 제 2 에피택시층 상에 형성된 상기 제 2 도전형 실리콘 카바이드로 된 제 3 에피택시층;상기 제 1 에피택시층, 상기 제 2 에피택시층 및 상기 제 3 에피택시층 내에 존재하는 것보다 높은 캐리어 농도를 가지는, 상기 제 3 에피택시층 상의 상기 제 2 도전형 실리콘 카바이드로 된 제 4 에피택시층;상기 기판의 상기 상부표면 상에 형성되고 상기 기판 및 상기 제 1 에피택시층 사이에 개재되는 상기 제 1 도전형의 제 5 에피택시층으로서, 상기 제 1 에피택시층이 상기 제 5 에피택시층 상에 형성되는 제 5 에피택시층;상기 제 4 에피택시층 상의 제 1 오믹콘택;상기 기판의 상기 하부표면 상에 형성된 제 2 오믹콘택; 및상기 게이트 그리드에 연결되는 오믹 게이트콘택으로서, 바이어스가 상기 오믹 게이트콘택에 인가될 때 상기 제 1 오믹콘택과 상기 제 2 오믹콘택 사이의 전류흐름을 핀치 오프하기 위한 오믹 게이트콘택을 포함하며,상기 기판은 상기 기판 상에 형성된 상기 제 5 에피택시층과는 반대의 도전형인 고전압, 고전류의 전계제어 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 3 및 상기 제 4 에피택시층 내에 형성된 복수개의 트렌치를 더 포함하되, 상기 제 2 에피택시층 내에 형성된 상기 제 1 도전형 실리콘 카바이드의 상기 복수개 영역은 상기 복수개의 트렌치 저부에 있고,상기 오믹 게이트콘택은 상기 트렌치 내에 형성된 상기 제 1 도전형 실리콘 카바이드 상에 형성된 오믹 게이트 콘택을 포함하는 것을 특징으로 하는 고전압, 고전류의 전계제어 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 3 에피택시층 및 상기 제 1 에피택시층이 실질적으로 동일한 캐리어 농도를 가지는 것을 특징으로 하는 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 3 에피택시층 및 상기 제 2 에피택시층이 실질적으로 동일한 캐리어 농도를 가지는 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 1 항에 있어서,상기 소자는 제 5 실리콘 카바이드 에피택시층을 더 포함하고,상기 제 5 에피택시층은 상기 기판의 상기 상부표면 상에 형성되고 상기 기판 및 상기 제 1 에피택시층 사이에 개재되며, 상기 제 1 에피택시층은 상기 제 5 에피택시층 상에 형성되는 것을 특징으로 하는 고전압, 고전류의 전계제어 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 도전형은 p형 도전성이고, 상기 제 2 도전형은 n형 도전성이며, 상기 제 1 오믹콘택은 음극콘택이고 상기 제 2 오믹콘택은 양극콘택인 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 도전형은 n 형 도전성이고, 상기 제 2 도전형은 p형 도전성이며, 상기 제 1 오믹콘택은 양극콘택이고 상기 제 2 오믹콘택은 음극콘택인 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 기판은 n 형 도전성이고, 상기 제 2 도전형은 n 형 도전성이고, 상기 제 1 도전형은 p 형 도전성이고, 제 4 도전형은 p 형 도전성이고, 상기 제 1 오믹콘택은 음극콘택이고 상기 제 2 오믹콘택은 양극콘택인 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 1 항, 제 2 항 및 제 6 항 중 어느 한 항에 있어서,상기 기판 및 상기 제 1, 제 2, 제 3 및 제 4 에피택시층은 상기 바이폴라 스위치의 주변을 정의하는 측벽을 가진 메사를 형성하고, 상기 메사의 상기 측벽은 아래쪽으로 상기 기판 안으로 연장되는 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 1 항, 제 2 항 및 제 6 항 중 어느 한 항에 있어서,상기 기판 내 상기 메사의 저부에 형성된 상기 제 1 도전형 실리콘 카바이드로 된 영역들; 및상기 제 2 도전형 실리콘 카바이드로 된 상기 영역들 상에 형성된 상기 제 2 오믹콘택에 전기적으로 연결된 오믹콘택들을 더 포함하는 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 2 항 또는 제 6 항에 있어서,상기 제 1, 제 2, 제 3, 제 4 및 제 5 에피택시층이 상기 소자의 주변을 정의하는 측벽을 가지는 메사를 형성하고,상기 메사의 상기 측벽은 아래쪽으로 상기 제 1, 제 2, 제 3 및 제 4 에피택시층을 통하여 상기 제 5 에피택시층 안으로 연장되는 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 12 항에 있어서,상기 제 2 오믹콘택에 전기적으로 연결된 제 3 오믹콘택들을 더 포함하며, 상기 제 3 오믹콘택들은 상기 메사 측벽 저부의 상기 제 5 에피택시층 상에 형성된 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 12 항에 있어서,상기 메사의 상기 측벽 상에 형성되어 상기 측벽을 보호하는 절연막을 더 포함하는 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘 카바이드는 4H 실리콘 카바이드를 포함하는 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 그리드는 포크모양으로 연결된 복수개의 핑거들(connected interdigited fingers)을 포함하는 것을 특징으로 하는 전계제어 바이폴라 스위치.
- 제 16 항에 있어서,상기 오믹 게이트콘택은 상기 게이트 그리드의 상기 포크모양의 핑거들 상에 형성된 포크모양으로 연결된 복수개의 핑거들을 포함하되, 상기 오믹 게이트콘택의 상기 핑거들은 상기 게이트 그리드의 상기 핑거들과 실질적으로 평행하도록 포함하고,상기 제 1 오믹콘택은 상기 제 4 에피택시층 상에 형성되며 상기 오믹 게이트콘택의 핑거들 사이에 개재되는 복수개의 포크모양의 핑거들을 포함하는 것을 특징으로 전계제어 바이폴라 스위치.
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- 제 10 항에 있어서,상기 메사의 상기 측벽 상에 형성되어 상기 측벽을 보호하는 절연막을 더 포함하는 것을 특징으로 하는 전계제어 바이폴라 스위치.
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/846,286 US6011279A (en) | 1997-04-30 | 1997-04-30 | Silicon carbide field controlled bipolar switch |
| US08/846,286 | 1997-04-30 | ||
| PCT/US1998/005487 WO1998049731A1 (en) | 1997-04-30 | 1998-03-20 | Silicon carbide field conrolled bipolar switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010006559A KR20010006559A (ko) | 2001-01-26 |
| KR100514398B1 true KR100514398B1 (ko) | 2005-09-13 |
Family
ID=25297449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-7009649A KR100514398B1 (ko) | 1997-04-30 | 1998-03-20 | 실리콘 카바이드 전계제어 바이폴라 스위치 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US6011279A (ko) |
| EP (1) | EP0979531B1 (ko) |
| JP (1) | JP4680330B2 (ko) |
| KR (1) | KR100514398B1 (ko) |
| CN (1) | CN1166001C (ko) |
| AT (1) | ATE240588T1 (ko) |
| AU (1) | AU6572898A (ko) |
| CA (1) | CA2285067C (ko) |
| DE (1) | DE69814619T2 (ko) |
| WO (1) | WO1998049731A1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7365369B2 (en) | 1997-07-25 | 2008-04-29 | Nichia Corporation | Nitride semiconductor device |
| DE19833214C1 (de) * | 1998-07-23 | 1999-08-12 | Siemens Ag | J-FET-Halbleiteranordnung |
| US6803243B2 (en) | 2001-03-15 | 2004-10-12 | Cree, Inc. | Low temperature formation of backside ohmic contacts for vertical devices |
| US6884644B1 (en) | 1998-09-16 | 2005-04-26 | Cree, Inc. | Low temperature formation of backside ohmic contacts for vertical devices |
| JP3770014B2 (ja) | 1999-02-09 | 2006-04-26 | 日亜化学工業株式会社 | 窒化物半導体素子 |
| DE60043536D1 (de) | 1999-03-04 | 2010-01-28 | Nichia Corp | Nitridhalbleiterlaserelement |
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-
1997
- 1997-04-30 US US08/846,286 patent/US6011279A/en not_active Expired - Lifetime
-
1998
- 1998-03-20 DE DE69814619T patent/DE69814619T2/de not_active Expired - Lifetime
- 1998-03-20 JP JP54697298A patent/JP4680330B2/ja not_active Expired - Lifetime
- 1998-03-20 CA CA002285067A patent/CA2285067C/en not_active Expired - Fee Related
- 1998-03-20 AU AU65728/98A patent/AU6572898A/en not_active Abandoned
- 1998-03-20 WO PCT/US1998/005487 patent/WO1998049731A1/en active IP Right Grant
- 1998-03-20 CN CNB98804658XA patent/CN1166001C/zh not_active Expired - Fee Related
- 1998-03-20 EP EP98911876A patent/EP0979531B1/en not_active Expired - Lifetime
- 1998-03-20 KR KR10-1999-7009649A patent/KR100514398B1/ko not_active IP Right Cessation
- 1998-03-20 AT AT98911876T patent/ATE240588T1/de not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5612547A (en) * | 1993-10-18 | 1997-03-18 | Northrop Grumman Corporation | Silicon carbide static induction transistor |
| EP0701288A2 (en) * | 1994-09-07 | 1996-03-13 | Ngk Insulators, Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4680330B2 (ja) | 2011-05-11 |
| US6011279A (en) | 2000-01-04 |
| DE69814619D1 (de) | 2003-06-18 |
| WO1998049731A1 (en) | 1998-11-05 |
| KR20010006559A (ko) | 2001-01-26 |
| CA2285067A1 (en) | 1998-11-05 |
| EP0979531B1 (en) | 2003-05-14 |
| JP2001522533A (ja) | 2001-11-13 |
| ATE240588T1 (de) | 2003-05-15 |
| CA2285067C (en) | 2006-05-02 |
| DE69814619T2 (de) | 2004-03-18 |
| CN1254442A (zh) | 2000-05-24 |
| EP0979531A1 (en) | 2000-02-16 |
| AU6572898A (en) | 1998-11-24 |
| CN1166001C (zh) | 2004-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| G170 | Re-publication after modification of scope of protection [patent] | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120821 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130820 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140825 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150819 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170818 Year of fee payment: 13 |
|
| EXPY | Expiration of term |