KR100201711B1 - 지연 시간 제어 회로 - Google Patents

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Abstract

게이트의 지연 시간을 일정하게 유지하는 회로에 있어서, 간단한 부가 회로에서 소비 전력이 작고, 정확한 지연 시간신호를 얻을 수 있는 지연 시간 제어 회로를 실현한다. 때문에, 일정한 주기의 펄스를 입력하는 지연 회로중 전단 지연 회로 A(11) 및 후단 지연 회로 B(12)를 설치하고, 지연 회로 A(11)에 의하여 발생하는 펄스에 의해서 리셋되며, 지연 회로 B(12)에 의하여 발생되는 펄스에 의하여 세트되는 지연 시간/듀티 변환 회로(14)를 설치하고, 듀티를 전압 레벨신호로 변환하는 적분기(15)를 설치하며, 듀티가 일정하게 되도록 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)를 설치하고, 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)을 설치하며, 지연 시간 제어부(16)의 지연 제어 전압으로부터 또 한쪽의 지연 제어 전압을 발생시키는 논리 임계치 전압 제어 회로(18)를 설치하고, 지연 제어 전압으로 지연 시간이 제어되는 IC 내의 일반 회로인 논리 회로(18)를 설치하여 구성한다.

Description

지연 시간 제어 회로
제1도는 본 발명의 회로 블록도.
제2도의 (a) 및 (b)는 본 발명의 인버터의 기본 회로도와 타이밍도.
제3도는 본 발명의 회로의 타이밍도.
제4도는 본 발명의 지연 시간 제어부의 일례를 도시하는 회로도.
제5도는 본 발명의 논리 임계치 전압 제어 회로의 일례를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11,12 : 지연 회로 13 : 논리 회로
14 : 지연 시간/듀티 변환 회로 15 : 적분기
16 : 지연 시간 제어부 17 : 지연 시간 설정 전압 DAC
181 : 기준 전압 발생 회로 182 : 임계치 전압 제어 회로
183 : 임계치 발생 회로
본 발명은 CMOS 게이트의 지연 시간을 일정하게 유지하는 회로에 있어서 간단한 부가 회로를 사용하여 소비 전력이 작고, 정확한 지연 시간 신호를 얻을 수 있는 지연 시간 제어 회로에 관한 것이다.
CMOS 게이트의 지연 시간은 전원 전압의 변화나 소비 전력의 변화에 의해 발생하는 소자의 온도 변화에 의해 변화한다. 한편, VLSI 테스트 시스템에 있어서는 타이밍 신호를 발생하는 회로에서 정확한 타이밍 신호를 발생하도록 지연 시간을 일정하게 유지할 필요가 있다.
이러한 이유 때문에, 지연 시간을 안정되게 하기 위하여 종래의 기술로서 다음과 같은 회로가 있다.
(1) CMOS 게이트의 지연 시간과 온도의 관계를 이용하여 CMOS 게이트의 지연 시간을 검출하고, LSI 내의 발열 회로를 제어한다.
(2) 발열량이 주파수에 비례하는 관계를 이용하여 회로의 동작 주파수를 전체적으로 항상 일정한 값으로 유지함으로써, 발열량을 일정하게 유지하고, CMOS 게이트의 지연 시간을 일정하게 유지한다.
(3) CMOS 게이트의 지연 시간과 전원 전압과의 관계를 이용하여 CMOS 게이트의 지연 시간을 검출하고, LSI의 전원 전압을 제어한다.
상기 (1) 및 (2)의 회로에서는 CMOS의 소비 전력이 일정치가 되기 때문에, 저소비 전력으로 작동할 수 없다. 또한, 부가 회로도 대규모가 된다. 예컨대, (1)에 있어서는 지연 시간 검출 회로 및 가열 셀이 추가된다. 또한, (2)에 있어서는 동작 회로에 대하여 상보적으로 동작하는 더미(dummy) 회로가 추가된다.
(3)의 회로에서는 전원 전압 발생 회로의 전위 강하를 보충하기 위하여 회로 전체의 전원 전압이 커지게 되고 소비 전력이 증가한다.
또한, (1)∼(3) 어느 방법도 일정한 지연 시간을 유지하는 것이 가능 하지만, 100ps/게이트나 200ps/게이트 등의 게이트당 지연 시간을 제어하는 데에는 별도의 수단을 필요로 하게 된다.
예컨대, (3)의 전원 전압에 의한 지연 시간의 변화는 그다지 크지 않기 때문에, 소자의 격차에 의한 지연 시간의 차와, 동작 주파수의 변화에 따른 온도 변화에 의한 지연 시간의 차를 포함한 지연 시간을 일정하게 유지하기 위해서, CMOS 게이트의 출력단의 용량을 변화시켜서 지연 시간을 변경하는 방법 등을 이용하거나, 복수의 지연 시간 제어 수단을 병용해야 하기 때문에, 회로 규모가 커지게 된다.
본 발명은 CMOS 게이트의 지연 시간을 일정하게 유지하는 회로에 있어서, 간단한 부가 회로를 이용하여 소비 전력이 작고, 정확한 지연 시간 신호를 얻을 수 있는 지연 시간 제어 회로의 실현을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 지연 시간 제어 회로는 다음과 같이 구성되어 있다.
즉, 일정한 주기의 펄스를 입력으로 하고 그 입력되는 펄스를 지연하는 직렬 접속된 지연 회로중 전단 지연 회로 A(11) 및 후단 지연 회로 B(12)와, 지연 회로 A(11)에 의하여 발생하는 펄스 A에 의해서 리셋되고, 지연 회로 B(12)에 의하여 발생하는 펄스 B에 의해서 세트되는 플립플롭으로 이루어지는 지연 시간/듀티(duty) 변환 회로(14)와, 지연 시간/듀티 변환 회로로부터 출력되는 듀티를 전압 레벨 신호로 변환하는 적분기(15)와 상기 듀티가 일정하게 되도록 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)와, 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)와, 지연 시간 제어부(16)의 지연 제어 전압 및 한쪽의 지연 제어 전압을 발생하는 논리 임계치 전압 제어 회로(18)와, 지연 제어 전압으로 지연 시간을 제어하는 IC 내의 일반 회로인 논리 회로(13)를 포함하고 있다.
또한, 지연 시간 제어부(16)는 적분기(15)의 출력 V1과 지연 시간 설정 전압 DAC(17)의 출력 V2을 비교하여 지연 시간을 제어하는 전압을 발생하는 회로를 포함하고 있다.
논리 임계치 전압 제어 회로(18)는 전원 VDD 및 전원 VSS의 중간치의 전압을 발생하는 기준 전압 발생 회로(181)와, NVcont와 PVcont의 전압이 상대적으로 변동하도록 구성하는 임계치 발생 회로(183)와, 양 전원의 중간치의 전압을 발생하는 기준 전압 발생 회로(181)의 중간 전압과, NVcont와 PVcont로 제어되는 임계치 발생 회로(183)의 중간 전압을 입력으로 하고, PVcont를 발생하는 임계치 전압 제어 회로(182)를 포함하고 있다.
상기한 바와 같이 구성된 지연 시간 제어 회로에 있어서는 CMOS 게이트의 지연 시간을 일정하게 유지하는 회로로 간단한 부가 회로를 사용하여 소비 전력을 작게 하는 것이 가능하다. 또한, 정확한 지연 시간 신호를 지정하여 얻을 수 있는 지연 시간 제어 회로를 실현하는 작용이 있다.
제1도에 본 발명의 실시예의 블록도를 도시한다. 상기 지연 시간 제어 회로는 일정 주기의 펄스를 입력으로 하고 그 입력된 펄스를 지연하는 직렬 접속된 지연 회로중 전단 지연 회로 A(11) 및 후단 지연 회로 B(12)와, 지연 회로 A(11)에 의하여 발생하는 펄스 A에 의해서 리셋되고 지연 회로 B(12)에 의하여 발생하는 펄스 B에 의하여 세트되는 플립플롭으로 이루어지는 지연 시간/듀티 변환 회로(14)와, 지연 시간/듀티 변환 회로(14)로부터 출력되는 듀티를 전압 레벨 신호로 변환하는 적분기(15)와, 상기 듀티가 일정하게 되도록 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)와, 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)와, 지연 시간 제어부(16)의 지연 제어 전압 NVcont 및 한쪽의 지연 제어 전압 PVcont를 발생하는 논리 임계치 전압 제어 회로(18)와, 지연 제어 전압으로 지연 시간을 제어하는 IC 내의 일반 회로인 논리 회로(18)로 구성된다.
제2도의 (a)는 지연 회로 A(11), 지연 회로 B(12) 및 일반 회로인 논리 회로(18)에 사용되는 회로인 인버터 회로이고, 그 지연 시간은 Q3 및 Q4의 게이트 전압 PVcont 및 NVcont에 의해서 제어된다.
제2도의 (b)는 제2도의 (a)에서의 인버터 회로의 동작 파형을 도시한다. Q3 및 Q4는 게이트 전압에 의하여 저항치가 가변되고, 출력단 OUT의 부유 용량과 관계로 지연량도 가변되며, 게이트 전압에 의한 지연 제어가 가능해진다.
제3도는 제1도에 도시된 회로의 동작을 도시한다. 지연 회로 A(11) 및 지연 회로 B(12)는 일정한 주기를 갖는 펄스 입력을 전송하는 종속 접속된 게이트의 예이고, 제2도의 (a) 및 (b)에 도시한 바와 같이 게이트 전압 PVcont 및 NVcont에 의해 지연 시간이 제어된다.
먼저, 지연 회로중 선단에 있는 지연 회로 A(11)의 A1 신호 및 A2 신호에 의해 펄스 신호 A가 발생하고, 지연 회로중 후단에 있는 지연 회로 B(12)의 B1 신호 및 B2 신호에 의해 펄스 신호 B가 발생한다.
펄스 신호 A 및 펄스 신호 B는 지연 시간/듀티 변환 회로(14)내의 플립플롭(F/F)을 리셋/세트 제어하여 출력 Q를 발생한다. 이 때, 세트 신호 B는 종속된 게이트열의 지연 시간에 의하여 타이밍의 순서가 바뀐다.
F/F의 출력 Q는 적분기(15)에 입력되어 출력 Q의 1 및 0의 시간의 비울에 따라 변화하는 전압 V1으로 변환된다.
제4도에 도시된 바와 같이, 적분기(15)의 출력 V1은 지연 시간 설정 전압 DAC(17)의 출력 V2와 비교되어 지연 시간을 제어하는 전압 NVcont를 발생시킨다.
지연 시간 제어부(16)로부터 출력된 전압 NVcont는 지연 회로 및 그 외의 논리 회로(18)의 하강 시간을 제어하고 또 논리 임계치 전압 제어 회로(18)에 입력되어 NVcont에 대응하는 상승 시간을 제어하는 PVcont을 발생시킨다.
제5도에 도시된 바와 같이, 논리 임계치 전압 제어 회로(18)는 전원 VDD 및 전원VSS의 중간치의 전압을 발생하는 기준 전압 발생 회로(181)와, NVcont와 PVcont의 전압이 상대적으로 변동하도록 구성한 임계치 발생 회로(183)와, 양 전원의 중간치의 전압을 발생하는 기준 전압 발생 회로(181)의 중간 전압과, NVcont와 PVcont로 제어되는 임계치 발생 회로(183)의 중간 전압을 입력으로 하고, PVcont를 발생하는 임계치 전압 제어 회로(182)로 구성되며, 전압 PVcont를 발생시킨다.
또, 상기의 설명에서는 지연 시간 제어부(16)에서 NVcont를 발생시키고, 논리 임계치 전압 제어 회로(18)에서 PVcont를 발생시키고 있지만, 반대로 지연 시간 제어부(16)에서 PVcont를 발생시키고, 논리 임계치 전압 제어 회로(18)에서 NVcont를 발생시켜도 좋다.
본 발명은 상기에서 설명한 바와 같이 구성되어, 이하에 기재되는 효과를 가진다.
즉, CMOS 게이트의 지연 시간을 일정하게 유지하는 회로로 간단한 부가 회로를 사용하여 소비 전력을 작게 하는 것이 실현 가능하다. 또한, 정확한 지연 시간 신호를 지정하여 얻을 수 있는 지연 시간 제어 회로를 실현하는 효과가 있다.

Claims (3)

  1. 일정 주기의 펄스를 입력으로 하고 그 입력된 펄스를 지연하는 직렬 접속된 지연 회로중 전단 회로 A(11) 및 후단 지연 회로 B(12)와; 상기 지연 회로 A(11)에 의하여 발생하는 펄스 A에 의해서 리셋되고, 상기 지연 회로 B(12)에 의하여 발생하는 펄스 B에 의하여 세트되는 플립플롭으로 이루어지는 지연 시간/듀티 변환 회로(14)와; 상기 지연 시간/듀티 변환 회로(14)로부터 출력되는 듀티를 전압 레벨 신호로 변환하는 적분기(15)와; 상기 듀티가 일정하게 되도록 상기 지연 회로의 지연 시간을 제어하는 지연 시간 제어부(16)와; 상기 지연 시간의 설정치를 조정하는 지연 시간 설정 전압 DAC(17)와; 상기 지연 시간 제어부(16)의 지연 제어 전압 및 한쪽의 지연 제어 전압을 발생하는 논리 임계치 전압 제어 회로(18)와; 상기 지연 제어 전압으로 지연 시간을 제어하는 IC 내의 일반 회로인 논리 회로(13)를 포함하는 것을 특징으로 하는 지연 시간 제어 회로.
  2. 제1항에 있어서, 상기 지연 제어부(16)는 상기 적분기(15)의 출력 V1과 상기 지연 시간 설정 전압 DAC (17)의 출력 V2를 비교하여, 상기 지연 시간을 제어하는 전압을 발생하는 회로를 포함하는 것을 특징으로 하는 지연 시간 제어 회로.
  3. 제1항 또는 제2항에 있어서, 상기 논리 임계치 저압 제어 회로(18)는, 전원 VDD 및 전원 VSS의 중간치의 전압을 발생하는 기준 전압 발생 회로(181)와; NVcont와 PVcont의 전압이 상대적으로 변동하도록 구성한 임계치 발생 회로(183)와; 상기 양 전원의 중간치의 전압을 발생하는 기준 전압 발생 회로(181)의 중간 전압과 NVcont와 PVcont로 제어되는 임계치 발생 회로(183)의 중간 전압을 입력으로 하고, PVcont를 발생하는 임계치 전압 제어 회로(182)를 포함하는 것을 특징으로 하는 지연 시간 제어 회로.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462598B1 (en) * 1996-10-28 2002-10-08 Advantest Corp. Delay time control circuit
US6092030A (en) * 1997-04-02 2000-07-18 Credence Systems Corporation Timing delay generator and method including compensation for environmental variation
US6255878B1 (en) * 1998-09-18 2001-07-03 Lsi Logic Corporation Dual path asynchronous delay circuit
US6320438B1 (en) 2000-08-17 2001-11-20 Pericom Semiconductor Corp. Duty-cycle correction driver with dual-filter feedback loop
US6642761B1 (en) * 2002-05-30 2003-11-04 Etron Technology, Inc. Interface circuit of various clock period between a fast slope signal and a very slow slope, voltage controlled delay cell
KR100936818B1 (ko) * 2002-12-09 2010-01-14 엘지디스플레이 주식회사 타이밍 컨트롤러의 리셋 회로
TW595104B (en) * 2003-09-26 2004-06-21 Sunplus Technology Co Ltd Timing-flexible flip-flop element
US7230499B2 (en) * 2005-07-18 2007-06-12 Dialog Semiconductor Gmbh Ring oscillator with constant 50% duty cycle and ground-noise insensitive
KR20140029708A (ko) 2012-08-29 2014-03-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4737670A (en) * 1984-11-09 1988-04-12 Lsi Logic Corporation Delay control circuit
US4868514A (en) * 1987-11-17 1989-09-19 International Business Machines Corporation Apparatus and method for digital compensation of oscillator drift
US5223755A (en) * 1990-12-26 1993-06-29 Xerox Corporation Extended frequency range variable delay locked loop for clock synchronization
US5179303A (en) * 1991-10-24 1993-01-12 Northern Telecom Limited Signal delay apparatus employing a phase locked loop
US5554950A (en) * 1992-02-04 1996-09-10 Brooktree Corporation Delay line providing an adjustable delay in response to binary input signals
US5554946A (en) * 1994-04-08 1996-09-10 International Business Machines Corporation Timing signal generator

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Publication number Publication date
KR960039328A (ko) 1996-11-25
US5869992A (en) 1999-02-09

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