KR100936818B1 - 타이밍 컨트롤러의 리셋 회로 - Google Patents
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Abstract
Description
Claims (6)
- 타이밍 컨트롤러의 리셋 회로에 있어서,구동 전압 입력 라인에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 구동 전압 입력 라인을 통해 공급되는 구동 전압을 제1 기간 만큼 지연시켜 출력하기 위한 제1 지연부와;상기 구동 전압과 제1 지연부를 통해 지연된 구동 전압을 논리곱 연산하여 상기 타이밍 컨트롤러를 리셋하도록 제1 리셋 신호를 발생하기 위한 제1 논리곱 게이트와;상기 제1 논리곱 게이트의 출력단에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 제1 리셋 신호를 제2 기간 만큼 지연시켜 출력하기 위한 제2 지연부와;상기 제1 리셋 신호와 상기 제2 지연부의 출력 신호를 논리곱 연산하여 제2 리셋 신호를 발생하기 위한 제2 논리곱 게이트와;상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 구비하며, 상기 제2 리셋 신호는 상기 제어 신호 발생부를 리셋하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
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- 제 1 항에 있어서,상기 제1 지연부는외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 구동 전압을 지연시켜 출력하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
- 제 1 항에 있어서,상기 제2 지연부는외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 제1 리셋 신호를 지연시켜 출력하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
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